《硬件描述语言》实验报告
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院：号：名：业：
实验时间：实验地点：指导教师：
年月
f实验一简单组合逻辑设计
一、实验目的及要求：1掌握基本组合逻辑电路的实现方法。2初步了解两种基本组合逻辑电路的生成方法。3学习测试模块的编写。4通过综合和布局布线了解不同层次仿真的物理意义。
二、实验设备及要求装有modesim和sy
plify的电脑一台
三、实验内容与步骤1实验内容：本次实验采用VerilogHDL语言设计一个可综合的数据比较器，其功能是比较数据a与数据b的结果，如果两个数据相同，则输出结果1，否则给出结果0；并写出测试模型，使其进行比较全面的测试。2实验步骤：（1）建立工程文件，编写模块源码和测试模块要求测试模块对源文件进行比较全面的测试；（2）编译源码和测试模块，用测试模块对源文件进行测试，并进行仿真；（3）观察综合后生成的文件和源文件的不同点和相同点。（4）综合时采用不同的FPGA器件，观察综合后的结果有什么不同。
四、实验结果与数据处理：
1RTL图及仿真后波形图：
f2综合后的电路图：
五、分析与讨论：1课本练习一的测试方法二中，第二个i
itial块有什么用？它与第一个i
itial块有什么关系？答：测试方法二中的第二个i
itial用来暂停仿真以便观察仿真波形，它与第一个i
itial是并行关系2如果在第二个i
itial块中，没有写出10000或者stop，仿真会如何进行？答：如果没有写10000，仿真会直接停止，没有stop，仿真不会结束。
f3比较两种测试方法，哪一种更全面？答：第二种测试方法更全面，测试了更多种的变换的情况。
实验二简单分频时序逻辑电路的设计
一、实验目的及要求：1掌握条件语句在简单时序模块设计中的使用；2掌握verilog语句在简单时序模块设计中的使用；3学习在Verilog模块中应用计数器；4学习测试模块的编写、综合和不同层次的仿真。
二、实验设备及要求装有modesim和sy
plify的电脑一台
三、实验内容与步骤：1实验内容：（1）使用always块和posedgeclk或（
egedgeclk）的结构来表述时序逻辑，设计12分频的可综合模型。得到如下波形图：
（2）对模块进行RTL级仿真、综合后门级仿真，布局布线仿真；2实验步骤：（1）建立工程文件，编写模块源码和测试模块要求测试模块能对源文件进行比较全面的测试。（2）编译源码和测试模块，用测试模块对源文件进行测试，并综合仿真。得到波形图。（3）观察综合后生成的文件和源文件的不同点和相同点。
f（4）记录数据并完成实验报告。
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