四、实验结果与数据处理：
1RTL图及仿真后波形图：
2综合后的电路图：
五、分析与讨论：1如果没有reset信号，能否控制2分频clk_out信号的相位？答：如果没有reset信号，则无法控制2分频clk_out信号的相位。2只用clk时钟沿的触发（即不用2分频产生的时钟沿）如何直接产生4分频、8分频、或者16分频的时钟？答：借助一个整型变量j做计数操作。3如何只用clk时钟沿的触发直接产生占空比不同的分频时钟？答：借助一个整型变量j做计数操作，从而用clk时钟沿的触发直接产生4分频、8分频或者16分频的时钟，及产生占空比不同的分频时钟。
f实验三利用条件语句实现计数分频时序电路
一、实验目的及要求：1掌握条件语句在简单时序模块设计中的使用；2掌握最基本时序电路的实现方法；3学习在Verilog模块中应用计数器；4学习测试模块的编写、综合和不同层次的仿真。
二、实验设备及要求装有modesim和sy
plify的电脑一台
三、实验内容与步骤：1实验内容：（1）复习课本，熟悉条件语句的使用方式；（2）建立工程并编写源代码；（3）综合并布局布线仿真并分析always语句在时序逻辑中的作用；（4）学习测试模块的编写、综合和仿真。2实验步骤：（1）建立工程文件，编写模块源码和测试模块要求测试模块能对源文件进行比较全面的测试；（2）编译源码和测试模块，用测试模块对源文件进行测试，并综合仿真；（3）观察综合后生成的文件和源文件的不同点和相同点；（4）综合时采用不同的FPGA器件，如Altera公司的Cyclo
eII系列和StratixIII系列，观察综合后的结果有什么不同。
四、实验结果与数据处理：
1RTL图及仿真后波形图：
f2综合后的电路图：
五、分析与讨论：如果综合时采用不同的FPGA器件，如Altera公司的Cyclo
eII系列和StratixIII系列，想想综合后的结果有什么不同？答：时钟分频的实现方法如果是采用行波时钟的方式（异步设计），容易造成时钟偏差，很难控制芯片内部的逻辑基本单元中的触发器的建立保持时间，同时不同芯片的内部参数也有所不同，同一代码的时序分析结果分析得不同也很正常。如果分频后的时钟作为后级设计的工作时钟，那么整个设计不只使用一个主时钟，而是用多个时钟来实现的话（异步设计），存在信号的跨时钟域转换问题，跨时钟域的信号如果设计不当，会采到亚稳态。
实验四阻塞赋值与非阻塞赋值的区别
f一、实验目的及要求：1通过实验，掌握阻塞赋值与非阻塞赋值的概念与区别；2深入理解顺序执行和并发执行的概r