硬件描述语言语言设计实例1、83编码器
modulee
code_verilogabi
put70a编码器输入wire70aoutput20b编码器输出reg20balwaysabegi
casea编码器某一输入端口为高电平输出相应的3位二进制数8b0000_0001b3b00008b0000_0010b3b00118b0000_0100b3b01028b0000_1000b3b01138b0001_0000b3b10048b0010_0000b3b10158b0100_0000b3b11068b1000_0000b3b1117defaultb3b000其他情况编码器输出3’b000e
dcasee
de
dmodule
2、83优先编码器
modulep_e
code_verilogAIGSEOEI编码器以低为有效i
put70I编码器输入wire70Ii
putEI输入使能，EI0时，编码器正常工作wireEIoutput20A编码器输出reg20AoutputGS优先编码器工作状态标志，编码器的八个输入端有信号输入时，GS0regGSoutputEO输出使能，regEOalwaysIorEIifEI使用if、elseif表明条件的优先级顺序begi
A3b111GS1EO1e
delseifI70begi
A3b000
1
fGS0EO1e
delseifI60begi
A3b001GS0EO1e
delseifI50begi
A3b010GS0EO1e
delseifI40begi
A3b011GS0EO1e
delseifI30begi
A3b100GS0EO1e
delseifI20begi
A3b101GS0EO1e
delseifI10begi
A3b110GS0EO1e
delseifI00begi
A3b111GS0EO1
2
fe
delseifI8b11111111begi
A3b111GS1EO0e
de
dmodule
3、38译码器
moduledecoder_verilogG1YG2AG3i
putG1使能输入，高有效wireG1i
putG2使能输入，低有效wireG2i
put20A3位译码器输入，为高有效wire20Ai
putG3使能输入wireG3使能输入，低有效output70Y8位译码器输出，为低有效reg70YregsalwaysAG1G2G3begi
sG2G3ifG10G1为低有效Y8b1111_1111elseifsY8b1111_1111elsecaseA3b000Y8b1111_11103b001Y8b1111_11013b010Y8b1111_10113b011Y8b1111_01113b100Y8b1110_11113b101Y8b1101_11113b110Y8b1011_11113b111Y8b0111_1111e
dcasee
de
dmodule
4、数据选择器
modulemux8_1_verilogYAD0D1D2D3D4D5D6D7G
3
fi
put20A地址输入端wire20Ai
putD0数据输入端i
putD1数据输入端i
putD2数据输入端i
putD3数据输入端i
putD4数据输入端i
putD5数据输入端i
putD6数据输入端i
putD7数据输入端i
putG使能端，当G1时Y0，当G0时数据选择器正常工作wireGoutputY数据输出端regYr