为真后才执行，形式为：wait（co
ditio
）procedural_stateme
t。（）
25信号跳变沿事件控制中，过程语句的执行，需等到指定事件发生，否则不能继续执行。（）
26在VerilogHDL的条件语句中if和else后面可以包含一个内嵌的操作语句，也可以利用begi
和e
d关键词包含多个操作语句。（）
27在VerilogHDL语言中执行完case分项后的语句，则继续执行下面语句，直到e
dcase语句。28在VerilogHDL的case语句中必须存在default项。（）（）
29在VerilogHDL中repeat语句可以连续执行一条语句
次，格式为：repeat表达式）（语句，表达式通常为常量表达式。30VerilogHDL语言的while循环语句包含的语句至少被执行一次。（）（）
31在VerilogHDL中for语句的一般形式为：for（表达式1，表达式2，表达式3）语句。（）
32VerilogHDL语言中for循环语句实际上相当于采用while循环语句，但语句更简练。（）33任务可以启动其它的任务和函数，而函数则不能启动任务。34函数可以没有输入变量，只能与主模块共用同一个仿真时间单位。（）（）
35任务和函数往往是在大的程序模块中且在不同地点多次用到的相同的程序段。）（
二、
1
单项选择题（选择一个正确的答案，将相应的字母填入题内的括号中）：
目前应用最广泛的硬件描述语言是（ABCVHDLVerilogHDL汇编语言）。
fD2
C语言）。
HDL语言的英文全称是（ABCDHardDesig
La
guage
HardDescriptio
La
guageHardwareDescriptio
La
guageHardwareDesig
La
guage）。
3
VerilogHDL与VHDL相比，其最大优点是（ABCD容易掌握资源丰富易于理解和设计重用便于文档管理
4
对于特大型（千万门级以上）的系统级数字电路设计，下列设计语言更为合适的是（ABCD）。VerilogHDLVHDL汇编语言C语言）。
5
下列关于VerilogHDL语言模块的结构说法错误的是（ABCDVerilogHDL的基本设计单元是模块
一个模块由两部分组成，一部分描述接口，另一部分描述逻辑功能每个VerilogHDL程序包括3个主要部分：端口定义，IO声明和功能定义VerilogHDL结构位于module和e
dmodule声明语句之间）。
6
下列有关于VerilogHDL模块的说法错误的是（AB
模块的内容可以存在于module和e
dmodule两个语句之外模块可以分为两种类型：一种是为了让模块最终能生成电路的结构，两一种只是为了测试设计电路的逻辑功能是否正确
C
每个模块要进行端口定义，并说明它是输出口还是输入口，然后对模块的功能进行描述
D
VerilogHDL程序的书写格式自由，一行可以写几个r