部分描述接口，另一部分描述逻辑功能。Verilog模块的端口定义时不可同时进行IO说明。Verilog模块的内容包括IO说明、内部信号声明和功能定义。
在引用Verilog模块时，必须严格按照模块定义的端口顺序来连接，并且标明原模块定义时规定的端口名。（）
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VerilogHDL中的标识符可以是任意组字母、数字、符号和_下划线）符号的组合，但标识符的第一个字符必须是字母或者下划线。（）
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在VerilogHDL语言中有两种形式的注释，“”是指注释在本行结束，“”可以扩展至多行注释。（）（）
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VerilogHDL中逻辑数值区分大小写，“0x1z”和“0X1Z”不同。
10在VerilogHDL语言中有三类常量：整型、实数型、字符串型，下划线符号“_”可以随意用在整数或实数中，没有限制。（）
11在VerilogHDL语言中参数型常数经常用于定义延迟时间和变量宽度，在模块或实例引用时，可通过参数传递改变在被引用模块或实例中已定义的参数。12在VerilogHDL语言中有两大类数据类型：线网类型、寄存器类型。（）（）
13在VerilogHDL语言中wire型数据常用来表示以assig
关键字指定的组合逻辑信号，Verilog程序模块中输入、输出信号类型默认时自动定义为wire型。（）
14在VerilogHDL语言中reg型数据常用来表示“always”模块内的指定信号，常代表触发器，在“always”块内，被赋值的信号也可以是wire型数据。（）
15在VerilogHDL语言中非阻塞赋值符“”与小于等于符“”意义完全不同，小于等于符是关系运算符，用于比较大小，而非阻塞赋值符用于赋值操作。（）
16在进行算术运算操作时，如果某一个操作数有不确定的值x，则整个结果为0。）（17在VerilogHDL语言中“”和“”都属于逻辑运算符。（）
f18VerilogHDL语言中的所有关系运算符有着相同的优先级别，关系运算符的优先级别低于算术运算符的优先级别。19在VerilogHDL语言中条件运算符“”属于二目运算符。（）（）
20在VerilogHDL语言的位运算符中除了“”是单目运算符以外，均为二目运算符，即要求运算符两侧各有一个操作数。（）
21在VerilogHDL位拼接表达式中不允许存在没有指明位数的信号，这是因为在计算拼接信号的位宽的大小时必须知道其中每个信号的位宽。（）
22在VerilogHDL中有两种移位运算符：“”和“”，表达式“a
”表示将操作数
右移a位。23VerilogHDL的缩减运算符运算结果为一位二进制数，与操作数位数无关。（）（）
24在电平敏感事件控制中，过程语句一直延迟到条件变r