第4部分应用分析复应用分析复习题
数字电路
一、单项选择题（选择一个正确的答案，将相应的字母填入题内的括号中）
1给出真值表如下，试绘出相应的波形图（ABCL000000100100011010001011）
A
B
C
fD2题示逻辑图如下，根据逻辑图可得出逻辑表达式为。（）
AL
BLCL
DL3题示的波形图如下，判断其对应的真值表正确的是（）。
AA1010BA1001
B1100
C1001
B1100
C1010
fCABC111001100001DABC1110101001114A、B、C的真值表如下，试画出A⊙B⊙C的波形图（A0000B0011C0101
）
A
B
C
D5A、B、C的真值表如下，试画出A1111B0011C0101


的波形图。（
）
A．
fB．
C．
D．6根据题目给出的逻辑图，选择正确的逻辑表达式（）。
ALBLCL
DL7题示逻辑图如下，根据逻辑图可得出逻辑表达式为（）
A．
fB．
C．
D．8A、B的波形图如下，则其对应的A、B、AB的真值表是。（）
AA0011BA1011CA1001DA0011
B0101
AB0111
B0101
AB0111
B0101
AB1101
B0101
AB0001的真值表（）。
9已知A、B、C的波形图如下，试画出
A
f1000B1000C1001D10001111111011101111
0001
0001
g”
0001

0011
FPGA
一、单项选择题（选择一个正确的答案，将相应的字母填入题内的括号中）
1以下为某FPGA器件的综合分析报告的一部分SelectedDevice3s500efg3204NumberofSlices4233of4656NumberofCLBS955of1164刚其点用的系统资源为（）。（A）60（B）70（C）80（D）90一般来说当逻辑延时大于整个路径的目标延时的（）时，布局布线的结果就很有可能不满足时序目标。（A）10（B）20（C）30（D）40
2
f3
4
5
6
7
8
9
10
11
以下需要设定时序约束是（）（A）从输入端口到寄存器（B）从寄存器到寄存器（C）从输出到输入的组合逻辑（D）以上都是