语句，一个语句也可以分写多行
7
一模块的IO端口说明：“i
put70a”，则关于该端口说法正确的是（ABC输入端口，位宽为8输出端口，位宽为8输入端口，位宽为7
）。
fD8
输出端口，位宽为7）。
下列关于VerilogHDL语言模块的端口定义说法错误的是（ABC模块的端口表示的是模块的输入还是输出口名在端口的声明语句中可以进行IO说明
模块端口声明了模块的输入输出口，格式为：module模块名（port1port2port3）
D9
模块的端口是它与其它模块联系端口的标识）。
下列关于VerilogHDL语言模块的内容说法错误的是（ABCD
模块的内容包括：IO说明，内部信号声明和功能定义IO说明也可以写在端口声明语句里内部信号声明是在模块内用到的和端口有关的wire类型变量的声明模块内最重要的部分是逻辑功能定义部分，有3种方法可在模块内产生逻辑）。
10下列不属于在模块中产生逻辑的方法是（ABCD用“assig
”声明语句用实例元件用“always”块用“i
itial”块）。
11下列模块的例化正确的是（ABCD
Mydesig
desig
si
si
soutsoutMydesig
desig
si
si
soutsoutMydesig
desig
si
si
soutsoutMydesig
desig
si
si
soutsout）。
12下列关于VerilogHDL语言中模块的例化说法错误的是（A
在引用模块时，有些信号要被输入到引用模块中，有些信号要从引用模块中输出
BC
在引用模块时，必须严格按照模块定义的端口顺序来连接在引用模块时可以用“”符号，表明原模块是定义时规定的端口名，用端口名和被引用模块的端口相对应，提高程序的可读性和可移植性
D
在语句“Mydesig
desig
port1port1port2port2”中，被引用的模块为Mydesig
模块
13不属于VerilogHDL中合法标识符的是（ABC1_cou
t_cou
tcou
t
）。
fD
cou
t_1）。
14下列VerilogHDL的标识符无语法错误的是（ABCD1_R1_R2COUNT5five54RS
15下列符号中属于VerilogHDL语言中可以扩展至多行的注释符是（ABCD）。
）。
16下列VerlagHDL程序块中，对功能实现不起作用的语句是（begi
reg70temcou
t0temregawhiletembegi
iftem0cou
tcou
t1
temtem1e
de
dABCDreg70temcou
t0temregacou
t0temrega）。
17下列关于VerilogHDL语言中逻辑数值的说法错误的是（AB
VerilogHDL语言中有下列四种基本的值：0、1、X、Z。在门的输入或一个表达式中的为“Z”的值通常解释成“X”，且x值和z值区分大小写。
C
VerilogHDL中的四种基本值的解释都内置于语言中r