数器的溢出信号或校正10Hz计数信号。计数器的输出通过七段译码后显示同时通过数值判断电路控制蜂鸣器报时。
22各功能块的组成
分频模块60进制计数器模块24进制计数器模块4位显示译码模块正点报时电路模块脉冲按键消抖动处理模块
23工作原理
一简易数字钟的基本工作原理是对1Hz标准频率秒脉冲进行计数。当秒脉冲个数累计满60后产生一个分计数脉冲而分计数脉冲累计满60后产生一个时计数脉冲电路主要由3个计数器构成秒计数和分计数为六十进制时计数为二十四进制。将FPGA开发装置上的基准时钟OSC作为输入信号通过设计好的分频器分成1Hz10MHz8个10倍频脉冲信号。1Hz的脉冲作为秒计数器的输入这样实现了一个基本的计时装置。通过4位显示译码模块可以显示出时间。时间的显示范围为00时00分23时59分。
二当需要调整时间时可使用数字钟的时校正和分校正进行调整数字钟中时、分计数器都有两个计数脉冲信号源正常工作状态时分别为时脉冲和分脉冲校正状态时都为510Hz的校正脉冲。这两种状态的切换由脉冲按键控制选择器的S端来实现。为了更准确的设定时间需要对脉冲按键进消抖动处理。
三电路在整点前10秒钟内开始控制蜂鸣器报时可采用数字比较器或逻辑门判断分、秒计数器的状态码值以不同频率的脉冲控制蜂鸣器的鸣响。
第三章单元电路设计与分析
31各单元电路的选择
1分频模块设计一个8级倍率为10的分频电路输出频率分别为1Hz、10Hz、100Hz、1kHz、10kHz、100kHz、1MHz、10MHz8组占空比为50的脉冲信号。
260进制计数器模块采用两片74161级联。
324进制计数器模块采用两片74161级联。
44位显示译码模块由分频器计数器数据选择器七段显示译码38线译码器构成一个4位LED数码显示动态扫描控制电路。其中4位计数器用74161数据选择器用74153七段显示译码器部分采用AHDL硬件描述语言设
f计。
5正点报时电路模块该模块采用与门和数据选择器74153构成
6脉冲按键消抖动处理模块采用D触发器实现消抖动从而能够比较精确地设定时间。
32设计及工作原理分析
1分频模块
要输出8级频率差为10倍的分频电路可采用十进制计数器级联实现。集成十进制计数器的类型很多比较常用的有74160、74162、74190、74192和7490等。这里采用7490来实现分频7490是二五十进制加计数器片上有一个二进制计数器和一个异步五进制计数器。
QA是二进制加计数器的输出QB、QC、QD是五进制加计数器的输出位序从告到低依次为DCB。该分频器一共用到7片7490初始信号输入到第一片7490的CLKB端口QD输出端连接到CLKA端作为输入从QA引出1MHz的output端r