EDA）现代电子技术实验（EDA）
简易数字频率计综合设计性实验综合设计性实验20091120304152009112030415叶俊电子信息工程物电20116272011627
电工电子中心2009年5月绘制
f湖北师范学院电工电子实验教学省级示范中心电子版实验报告
简易数字频率计
一．任务解析硬件描述语言设计一个时序逻辑电路，时序逻辑电路用Verilog硬件描述语言设计一个时序逻辑电路，能够对输入的TTL信号时长计数，将计数结果在数码管上显示，让该电路循环运行，进行1s时长计数，并将计数结果在数码管上显示，让该电路循环运行，则数码管显示的就是输入信号的频率。管显示的就是输入信号的频率。信号，用标准DDS信号发生器输入TTL信号，测试信号的频率与DDS输出设定的频率比较，分析误差以及误差产生的原因的频率比较，分析误差以及误差产生的原因。显示效果好，无闪烁，高位零最好不显示。显示效果好，无闪烁，高位零最好不显示。
二．整体框图：整体框图：
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三．实验设想：实验设想：1记一个信号的频率就是看其在一个周期内的高电平个数，为了让信号记一个信号的频率就是看其在一个周期内的高电平个数，记一个信号的频率就是看其在一个周期内的高电平个数高电平更明显，方便计数，则接入的信号是方波。高电平更明显，方便计数，则接入的信号是方波。2首先要设置一个秒发生器，来确保记录的是1s内的波形，信号和秒发生首先要设置一个秒发生器，内的波形，信号和秒发生首先要设置一个秒发生器器的波形相与，则在低电平时计入的都是信号的波形，如下图：器的波形相与，则在低电平时计入的都是信号的波形，如下图：
三．主要程序代码1秒发生器秒发生器modulesecclkclrck0i
putclkclroutputck0regck0reg250timeralwaysposedgeclkor
egedgeclrifclrbegi
ck00timer0e
delsebegi
iftimer26D50_000_000begi
timertimer26H1ck00e
delsebegi
ck01timer0e
de
de
dmodule
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50MHMHz因为接入的时钟是50MHz的，要将其转换成为1hz的，低电平的1S，电平持续的时间很短50MM秒时间能持续1S，高电平持续的时间很短150M秒它只需保证能使后面的计数器清零和给缓存器提供上升沿即可。后面的计数器清零和给缓存器提供上升沿即可。缓存器提供上升沿即可仿真波形如下：仿真波形如下：
2门电路门电路wireck1assig
ck1fxck0wireclr1assig
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