本科实验报告
课程名称CPLDFPGA应用设计
实验项目1位全加器2位10进制计数器
显示译码器4位加法计数器
实验地点矿院楼二层EDA实验室
专业班级电子信息工程1101班
学号
学生姓名
年月日
f本科实验报告
课程名称CPLDFPGA应用设计实验项目1位全加器
实验地点矿院楼二层EDA实验室专业班级电子信息工程1101班学号
学生姓名
年月日
f实验一1位全加器
一、实验目的
1、熟悉ispDesig
EXPERTSystem、Quartus原理图设计流程的全过程。
2、学习简单组合电路的设计方法、输入步骤。
3、学习层次化设计步骤。
4、学习EDA设计的仿真和硬件测试方法。
二、实验原理
1位全加器可以由图1那样用两个半加器及一个或门连接而成因此需要首先完成图2所示的半加器设计。
要求使用原理图输入的方法先进行底层半加器设计再建立上层全加器设计文件调用半加器和或门符号连接完成原理图设计。
图1全加器原理图
图2半加器原理图
三、实验任务
1、用原理图输入方法设计半加器电路。
2、对半加器电路进行仿真分析、引脚锁定、硬件测试。
3、建立顶层原理图电路。
4、对全加器电路进行仿真分析、引脚锁定、硬件测试
四、实验步骤
1、建立设计工程
打开QuartusⅡ60软件新建项目选择file
ewprojectwizard命令指定工程的工作目录工程名及顶层实体名并选择FPGA器件EP1C12Q240C8。
2、原理图源文件输入
a、新建原理图输入源文件
选择file
ew命令在【New】对话框中选择Desig
FilesBlockDiagramSchematicFile原理图文件输入。
b、添加元器件符号
在绘图区双击鼠标左键即弹出添加符号元件的窗口
c、添加输入、输出符号
d、连线及连线命名、标记输入、输出并保存已完成的设计
f3、功能和时序仿真
a、建立矢量波形文件。选择file
ew命令在“New”对话框中选OtherFilesVectorWaveformFile
b、在矢量波形文件中加入输入输出节点并编辑波形文件
c、进行功能仿真和时序仿真设置之后点击菜单项Processi
gGe
erateFu
ctio
alSimulatio
Netlist产生功能仿真所需的网表完成后启动仿真器processi
gstartsimulatio
进行功能、时序仿真
4、硬件测试
首先进行引脚分配选择菜单中的