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ba
jiaqi
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st3
OR2
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st4
PIN_2
PIN_3
PIN_4
PIN_5
PIN_6
f23全加器引脚锁定
六、思考题
用设计好的全加器实现四位串行加法器的设计并给出波形仿真图及加法器的延时情况。
1、原理图文件
2、波形仿真
七、实验感想
f本科实验报告
课程名称CPLDFPGA应用设计实验项目2位10进制计数器实验地点矿院楼二层EDA实验室专业班级电子信息工程1101班学号
学生姓名
年月日
f实验二2位十进制计数器
一、实验目的
1、熟悉QuartusII的原理图设计流程全过程。
2、学习简单时序电路的设计方法。
3、学习EDA设计的时序仿真和硬件测试方法。
二、实验原理
2位十进制计数器参考原理图如图1所示也可以采用其他元器件实现。
三、实验任务
1、设计2位十进制计数器电路。
2、在EDA环境中输入原理图。
3、对计数器进行仿真分析、引脚锁定、硬件测试。
四、实验步骤
1、设计电路原理图
设计含有时钟使能及进位扩展输出的十进制计数器。可以选用双十进制计数器74LS390或者十进制计数器74LS160和其他一些辅助元件来完成。
2、计数器电路的实现
按照电路图进行连线完成完整的实验原理图。
绘制过程中应特别注意图形设计规则中信号标号和总线的表达方式。若将一根细线变成一粗线显示的总线可以先单机使其变红再选Optio
选项中的Li
eStyle若在某线上加信号标号也应该点击该线某处使其变成红色然后键入标号名称标有相同标号的线段可视为连接线段不必直接连接。总线可以以标号方式进行连接。
3、波形仿真
4、编程下载、硬件测试
五、实验结果
1、原理图文件
f2、RTL仿真
3、波形仿真图
4、引脚分配图
f5、硬件测试
六、实验感想
f本科实验报告
课程名称CPLDFPGA应用设计实验项目显示译码器
实验地点矿院楼二层EDA实验室专业班级电子信息工程1101班学号
学生姓名
年月日
f实验二显示译码器
一、实验目的
1、学习七段显示译码器设计。
2、学习进程PROCESS和CASE语句的设计方法。
3、熟悉VHDL文本输入设计的流程。
二、实验原理
设计共阴极数码管的七段显示译码电路VHDL参考程序如下
LIBRARYIEEE
USEIEEESTD_LOGIC_1164ALL
ENTITYYIMA7IS
PORTAINSTD_LOGIC_VECTOR3DOWNTO0
LED7SOUTSTD_LOGIC_VECTOR6DOWNTO0
END
ARCHITECTUREARTOFYIMA7IS
BEGIN
PROCESSA
BEGIN
CASEAIS
WHEN