第一章概述
11EDA技术EDAElectro
icDesig
Automatio
电子设计自动化EDA技术在硬件方面融合了…FPGAfieldprogrammablegatearray现场可编程门阵列、CPLDcomplexprogrammablelogicdevice可编程逻辑器件、编程下载技术、自动测试技术。12硬件描述语言VHDL的英文全名是VHSICVeryHighSpeedI
tegratedCircuitHardwareDescriptio
La
guage与Verilog相比，VHDL的优势：（1）语法比Verilog严谨，通过EDA工具自动语法检查，易排除许多设计中的疏忽。（2）有很好的行为级描述能力和一定的系统级描述能力，而Verilog建模时，行为与系统
级抽象及相关描述能力不及VHDL。与Verilog相比，VHDL的不足：（1）VHDL代码比较冗长，在相同逻辑功能描述时，Verilog的代码比VHDL少许多。（2）VHDL对数据类型匹配要求过于严格，初学时会感到不是很方便，变成耗时也较多；
而Verilog支持自动类型转换，初学者容易入门。（3）VHDL对版图级、管子级这些较为底层的描述级别，几乎不支持，无法直接用于集
成电路底层建模。14HDL综合（理解）综合（Sy
thesis），定义：把抽象的实体结合成单个或统一的实体。综合环节：（1）从自然语言转换到VHDL语言算法标书，即自然语言综合。（2）从算法标书转换到寄存器传输级（RegisterTra
sportLevelRTL）的表述，即从行为
域到结构域的综合，即行为综合。（3）从RTL级表述转换到逻辑门（包括触发器）的表述，即逻辑综合。（4）从逻辑门表述转换到版图级表述（ASIC设计），或转换到FPGA的配置网表文件，
可称为版图综合或结构综合。显然综合器是能自动将一种设计表述形式下那向另一种设计表述形式转换的计算机程序，或协助进行手工转化程序。它可以将高层次的表述转化成低层次的表述，可以从行为域转化成结构域，可以将高一级抽象的电路描述（如算法级）转化为低一级电路描述。17EDA设计流程EDA设计流程在实践中进一步了解支持者一设计流程的诸多设计工具，有利于有效的排除设计中出现的问题，提高设计质量和总结设计经验。（教材P12图15）是基于EDA软件的FPGACPLD开发流程框图。（了解）172综合在HDL描述中，综合就是将电路的高级语言（如行为描述）转换成低级的，可与FPGACPLD的基本结构相映射的网表文件或程序。综合是仅对HDL而言的。利用HDL综合器对设计进行综合是十分重要的一步。174时序仿真与功能仿真（1）时序仿真，就是接近真实器件运行特性的仿真，仿真文件中已包含了器件硬件特性
f参数，因而，仿真精度高。（对器件）（2）功能仿真，是直接对HDL、原理图描述r