路器。3分路器模块一旦捕获到帧定位信号，分接器便开始工作，把帧定位信号抛掉，其余在8448MHz的位同步时钟下按位顺序循环进行同步分离，分别送入4个码速恢复单元。4分接时序信号发生器模块该模块设计思想基本同于复接时序信号发生器，其基准时钟由位同步时钟分频得到。帧定位捕获电路驱动它工作，产生帧定位时隙脉冲SF，插入标志时隙脉冲SZ，调整插入时隙脉冲SV和2112MHz的非均匀时钟f，送给插入码扣除控制电路。5插入码扣除控制电路模块该模块的功能是扣除复接时插入码流的码字，输出作为码速恢复电路的写入时钟clk_wrrsquo，在接收端对收到的SZ时隙的标志码进行择多判决，即标志码中有2个以上为1，判为有插入调整，分接时应将SV时隙内容扣除否则判为无插入调整，分接时无需扣除SV时隙内容。如果输入码流对应SZ时隙出现ldquo1rdquo的个数比ldquo0rdquo的个数多，f中对应SV的一个节拍被扣除如果对应SZ时隙ldquo0rdquo的个数比ldquo1rdquo的个数多，则f中对应SV的节拍仍起作用。6时钟平滑电路模块该模块对非均匀时钟clk_wrrsquo进行平滑均匀，提取2048MHz的均匀时钟clk_rdrsquo作为码速恢复电路的读出时钟。这里可用VHDL语言来实现，也可以用一般的
f二阶锁相环。7码速恢复电路模块从分路器输出的支路码流以2112MHz的非均匀时钟clk_wrrsquo写入该模块，同时以2048MHz的均匀时钟clk_rdrsquo读出，即还原出基群信号，完成整个分接过程。结束语系统仿真波形良好，除了允许范围内的信号延迟外，能准确实现数字信号的复接和分接。误码率小于01，系统信号平均时延小于45mus，去抖效果良好。而且本设计便于扩展，只需修改FPGA中相应控制参数，就可以实现高次群的复接与分接。该系统作为IP核应用于信号传输电路，对数字信号，或经PCM编码调制后的语音信号进行处理，可提高信道的利用率和传输质量，也可以进行光电转换后用于光纤通信或大气激光通信中。
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