摘要：介绍了应用ＦＰＧＡ技术进行帧同步器设计的实现原理、系统框图及设计中需要注意的问题，给出了用ＶＨＤＬ描述的几个模块的源代码。关键词：数字复接；帧同步器；ＦＰＧＡ在数字通信网中，为了提高传输效率，常常需要将若干路低速数字信号合并成一路高速数字信号，以便通过高速信道进行传输。实现此功能的设备称为数字复接系统。数字复接系统包括发送端和接收端两部分，通常称为复接器和分接器。为了使分接器的帧状态相对于复接器的帧状态获得并保持相位关系，以便正确地实施分接，数字复接系统在发送端把低速数字信号合并为高速信号的同时，往往还要插入用于同步的帧同步码；而在接收端，分接器要把发送端数字信号中的帧同步码检测出来并去除，然后才能分解为原来的支路数字信号，其中完成帧同步码检出这一功能的单元称为数字复接系统的帧同步器。在合路数字信号中，帧同步码能否被准确识别直接决定了能否正确的分接出各个支路信号。目前，ＦＰＧＡ已在通信领域得到了广泛应用，这也为数字复接技术提供了灵活且可移植的设计方法。本文将介绍数字复接系统中帧同步器的工作原理和ＦＰＧＡ的设计流程，同时将给出具体实现方法以及设计中需要注意的问题。１帧同步器原理图１是笔者设计的一种数字复接系统接收端的原理框图。其中，定时发生器为帧同步系统提供帧定位标志信号；帧同步系统用来检测所传输数据码流中的帧同步码；比特分接电路用于把串行数据转换成并行数据；告警优先电路用来指示当前系统处于同步状态还是失步状态。
在复接系统的发送端，可以将帧同步码集中插在每帧的开头位置；也可以将其分散插在各个支路的前面。前者称为帧同步码集中插入法，后者称为分散插入法。图２所示是使用集中插入法时，接收端帧同步器的原理框图。通常帧同步电路有两种状态，同步未建立时系统处于搜捕态，建立后则处于保持态；保持态下的同步保护措施称为前方保护，搜捕态下的同步保护措施称为后方保护。帧同步系统电路设计的原则是：同步建立时，假同步概率要小；同步建立后，漏同步概率要小。
f图２中的帧同步器前端是由８位移位寄存器组成的帧同步码检测电路，当输入码流中无同步码组时，检测电路输出始终为１，这时定时发生器关闭，比较／计数电路（由ａ、ｂ、ｃ、ｄ四个Ｄ触发器组成）不工作，系统处于搜捕态；一旦在输入码流中检测到同步码组，检测电路输出就为０，定时发生器开始产生比较／计数电路的计数时钟，计r