《数字集成电路设计》课程设计
题目：交织器解交织器
学院：电子与信息学院专业：学号：姓名：
f一、设计要求
能。
1请设计一个交织器和解交织器，完成二进制比特流的交织解交织功2设计测试文件，验证设计的功能是否正确。
二、设计卷积交织器目的
在数字传输系统中，因为存在噪声，信道衰落等干扰因素，会使传输的信号发生错误，产生误码。虽然数字信号的传输为了防止误码而会进行信道编码，增加传输码的冗余，例如增加监督位等来克服信号在信道传输过程中的错误，但这种检错纠错能力是有限的。例如当出现突发错误，出现大片误码时，这时信道的纠错是无能为力的。而卷积交织器可以将原来的信息码打乱，这时尽管出现大面积突发性错误，这些可以通过解交织器来进行分散，从而将大面积的错误较为平均地分散到不同的码段，利于信道纠错的实现。
三、卷积码编码器原理
卷积码拥有良好的纠错性能，是一种被广泛应用于移动通信的信道编码系统。一个（
km）卷积码编码器由k个输入，具有m阶存储的
个输出的线形时序电路实现。通常，
和k是较小的整数，且k＜
，但m比较大。当k＝1时，信息序列不再分成小块，以便可以连续处理。卷积码（
km）表示码率R＝k
，编码器级数m＝s－1，其中s是码约束长度。
反向CDMA信道使用（3，1，8）卷积码，码率R＝13约束长度为9，由于k＝1，
＝3，m＝8，则该卷积编码器包含单个输入端，一个8级移位寄存器，三个模2加法器和一个3向编码器输出的连续转向器。编码器每输入一位信息比特将产生三位编码输出。这些编码符号中，第一个输出符号G0是生成序列g1⑴编码产生的符号，第二个输出符号G1是由生成序列g1⑵编码产生的符号，最后一个输出符号G2是由生成序列g1⑶编码产生的符号，如下图所示。
f该电路由一个八位寄存器、三个码生成逻辑、一个时隙发生器和一个四选一复用器构成。mux的输入为G0、G1和G2，码选择信号C10和clk1由时隙发生器产生，输出信号即为整个电路的输出Yout。
卷积编码器的初始状态用rst异步清零信号置为0，rst0时，电路清零。卷积编码器的初始状态全为0，初始状态之后输出的第一个编码符号由生成序列g1⑴编码产生。这里，三个生成序列分别为g1⑴（101101111），g1⑵110110011g1⑶111001001。即三个生成多项式分别为：C0＝1XX2X3X5X6X8557C1＝1XX4X5X7X8663C2＝1X3X6X7X8711
四、实验设计与实现
根据以上实验要求，我们首先设想了分为几个模块，然后将各个模块进行整合实现编码器的r