可确定相位累加器位数N。然后由最高输出频率
fofM
S
14
推出M＝2，得出相位增量寄存器为S位。确定波形存储器的地址位数W，本系统中决定寄存2个数据值，因此RAM地址为Z位。一般选用FPGACPLD器件作为DDS的实现器件，对于DA转换器的选择，首先要考虑到DA转换器的转换速率。要实现所需的频率，DA的转换速度要大于
Z
fmaxNmi

，然后根据DA转换器字长所带来的误差，决定DA的位数。由此选
择DA转换器的型号。
3硬件电路设计
31分频器
信号发生器产生、控制和显示的总体结构图如图所示
时钟频率
频率控制单元
四种波形
DA
示波器
选择单元图2总体结构图
外部输入一个50MHZ的时钟频率，经过频率控制单元控制其频率在要求的范围内，由4选1数据选择器实现对输出波形的选择，再通过DA转换模块，将数字信号转换成模拟信号在示波器上显示出来。32总体原理图基于VHDL语言设计一个简易多功能信号发生器，通过选入输入信号，可以输出正弦波、三角波、方波和锯齿波四种波形信号。信号发生器的控制模块可以用数据选择器实现，四种信号的信号选择可以用4选1数据选择器实现。同时本设计使用原理图的方法，对正弦波、三角波、方波和锯齿波和4选1数据选择器元件进行调用。
4
f简易多功能信号发生器的原理图如下：
a10
INPUTVCC
sel
INPUTVCC
zxclkseldout070
i
st3
jcxua
zeclksel
a
jia
clkb10high
INPUTVCCINPUTVCCINPUTVCCINPUTVCC
dout170a10dout070b70
OUTPUT
c70
fe
pi
addr50shu120clkfbi
st2clkseldout270clk2
clkb10hl
i
st4
dout170dout270dout370i
st7
low
i
sti
st6
shuaddress50s120wa
30qia
30bai30shi30ge30
OUTPUT
sjclkseldout370
i
st5
wa
30qia
30bai30shi30ge30
i
st1
OUTPUTOUTPUTOUTPUTOUTPUT
图3总体原理图
33DDS的FPGA实现相位累加器与相位寄存器的设计相位累加器与相位寄存器主要完成累加，实现输出波形频率可调功能。利用QuartusII可编程逻辑器件系统开发工具进行设计。首先，打开QuartusII软件，新建一个工程管理文件，然后在此工程管理文件中新建一个VerilogHDL源程序文件，并用硬件描述语言VerilogHDL编写程序实现其功能。在设计过程中，可在一个模块中描述。34DA转换电路
图4DA转换电路
5
f数据转换器输出的数据是数字形式的电压值，为实现数字电压值与模拟电压值之间的转换，系统还专门设计DA转换电路，其DA转换电路原理图如图3所示。
4软件设计
41Verilog程序设计系统软件的主要任务是r