计算机组成原理实验报告
评语
课中检查完成的题号及题数：课后完成的题号与题数：
成绩
自评成绩
必填
实验报告
实验名称：班级：一、实验目的：
1了解运算器的组成结构。2掌握运算器的工作原理。3掌握静态随机存储器RAM工作特性及数据的读写方法基于Verilog语言的运算器和存储器设计与实现
日期：姓名：
2015114
学号：
二、实验内容：
右方为低4位运算芯1两片74LS181芯片以并串形式构成的8位字长的运算器。片，左方为高4位运算芯片。低位芯片的进位输出端C
4与高位芯片的进位输入端C
相连，使低4位运算产生的进位送进高4位。低位芯片的进位输入端C
可与外来进位相连，高位芯片的进位输出到外部。两个芯片的控制端S0～S3和M各自相连，其控制电平按表261。为进行双操作数运算，运算器的两个数据输入端分别由两个数据暂存器DR1、DR2（用锁存器74LS273实现）来锁存数据。要将内总线上的数据锁存到DR1或DR2中，则锁存器74LS273的控制端LDDR1或LDDR2须为高电平。当T4脉冲来到的时候，总线上的数据就被锁存进DR1或DR2中了。为控制运算器向内总线上输出运算结果，在其输出端连接了一个三态门（用74LS245实现）。若要将运算结果输出到总线上，则要将三态门74LS245的控制端ALUB置低电平。否则输出高阻态。数据输入单元实验板上印有INPUTDEVICE用以给出参与运算的数据。其中，输入开关经过一个三态门（74LS245）和内总线相连，该三态门的控制信号为SWB，取低电平时，开关上的数据则通过三态门而送入内总线中。总线数据显示灯（在BUSUNIT单元中）已与内总线相连，用来显示内总线上的数据。控制信号中除T4为脉冲信号，其它均为电平信号。由于实验电路中的时序信号均已连至“WRUNIT”单元中的相应时序信号引出端，因此，需要将“WRUNIT”单元中的T4接至“STATEUNIT”单元中的微动开关KK2的输出端。在进行实验时，按动微动开关，即可获得实验所需的单脉冲。
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f计算机组成原理实验报告
S3、S2、S1、S0、C
、M、LDDR1、LDDR2、ALUB、SWB各电平控制信号则使用“SWITCHUNIT”单元中的二进制数据开关来模拟，其中C
、ALUB、SWB为低电平有效，LDDR1、LDDR2为高电平有效。对于单总线数据通路，作实验时就要分时控制总线，即当向DR1、DR2工作暂存器打入数据时，数据开关三态门打开，这时应保证运算器输出三态门关闭；同样，当运算器输出结果至总线时也应保证数据输入三态门是在关闭状态。2实验所用的静态存储器由一片6116（2K×8bit）构成（位于MEM单元），如图121所示。6116有三个控r