课程设计任务书
课程名称学生姓名学号
EDA与数字系统课程设计
专业班级指导教师
2008年12月
f用VHDL实现数字时钟的设计胡升摘要：摘要：以一款数字钟设计为例，较详细的介绍了如何用VHDL语言设计数字电
路，并给出了部分程序、仿真波形图，并在MAXpluslI中进行编译、仿真、下载。由此说明利用VHDL开发数字电路的优点。关键词：VHDL；设计；数字钟；应用电路0引言VHDL硬件描述语言在电子设计自动化EDA中扮演着重要的角色，它的出现极大的改变了传统的设计方法、设计过程乃至设计观念。由于采用了“自顶向下”Top一13ow
的全新设计方法，使设计师们摆脱了大量的辅助设计工作，而把精力集中于创造性的方案与概念构思上，用新的思路来发掘硬件设备的潜力，从而极大地提高了设计效率，缩短了产品的研制周期。这种设计方法首先从系统设计人手，在顶层进行功能方框图的划分和结构设计。在方框图一级进行仿真、纠错，并用硬件描述语言对高层次的系统行为进行描述，在系统一级进行验证。然后用综合优化工具生成具体门电路的网表，其对应的物理实现级可以是印刷电路板或专用集成电路。由于设计的主要仿真和调试过程是在高层次上完成的，这不仅有利于早期发现结构设计上的错误，避免设计工作的浪费，而且也减少了逻辑功能仿真的工作量，提高了设计的一次成功率。1用vHDL设计一款数字钟我们设计的数字时钟原理框图如图1。其基本功能划分为：计数模块包括秒、分、时、译码模块、扫描显示控制模块。计数模块由两个60进制计数器和一个12进制计数器组成，分别对秒、分、小时进行计数，当计数到23点59分59秒的时候，即一天结束，计数器清零，新的一天重新开始计数。‘一一’一一一一一一‘一’图1数字时钟原理框图
f秒计数器的计数时钟信号为1Hz的标准信号，可以由系统板上提供的4MHz信号通过2分频得到。秒计数器的进位输出信号作为分钟计数器的计数信号，分钟计数器的进位输出信号又作为小时计数器的计数信号。设计一个同时显示时、分、秒6个数字的数字钟，则需要6个七段显示器。若同时点亮这6个七段显示器，则电路中会产生一个比较大的电流，很容易造成电路烧坏，我们通过扫描电路来解决这一问题，通过产生一个扫描信号CS0一CS5来控制6个七段显示器，依次点亮6个七段显示器，也就是每次只点亮一个七段显示器。只要扫描信号cs0一cs5的频率超过人的眼睛视觉暂留频率24Hz以上，就可以达到尽管每次点亮单个七段显示器，却能具有6个同时显示的r