i
g_peakdetectIS
PORTdataINSTD_LOGIC_VECTOR7DOWNTO0clksetINSTD_LOGICdataoutOUTSTD_LOGIC_VECTOR7DOWNTO0
END
i
g_peakdetectARCHITECTUREpeakdetect_behaveOF
i
g_peakdetectIS
SIGNALpeakSTD_LOGIC_VECTOR7DOWNTO0
fBEGINdataoutpeakPROCESSclkBEGINIFclkEVENTANDclk1THENIFset1THENpeakdataELSEpeakmaxdatapeakENDIFENDIFENDPROCESS
END
函数部分LIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLPACKAGE
i
g_bpacIS
FUNCTIONmaxaSTD_LOGIC_VECTORbSTD_LOGIC_VECTOR
RETURNSTD_LOGIC_VECTOREND
i
g_bpacPACKAGEBODY
i
g_bpacISFUNCTIONmaxaSTD_LOGIC_VECTOR
bSTD_LOGIC_VECTORRETURNSTD_LOGIC_VECTORISVARIABLEtempSTD_LOGIC_VECTORaRANGEBEGIN
IFabTHENtempa
ELSEtempb
ENDIFRETURNtempENDmaxEND
i
g_bpac
f322试用VHDL语言设计一个8位二进制加计数器。其中：qout为8位二进制输出，cout为进位输出，clr为同步清零端，当clr为高电平时清零、低电平时工作。Cipher为8位密码控制输入端，其控制功能如下表所示：（2014am
cipher功能00001111加计数11110000减计数11001100停止计数11111111停止计数并且输出BCD码要求：1设计一个计数分频器，输入频率clk为50Mhz，输出频率
ewclk为1hz。
ewclk为计数器的计数频率。2编写一个把二进制转换为整数的函数。3当停止计数时，调用上述函数用整数除法把二进制数转换为BCD码。（2014am）
LIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLENTITYUpdow
c
t8ISPORTclkclrINSTD_LOGICcipherINSTD_LOGIC_VECTOR7DOWNTO0coutOUTSTD_LOGICqBUFFERINTEGERRANGE0TO15ENDUpdow
c
t8ARCHITECTUREo
eOFUpdow
c
t8ISBEGIN
fPROCESSclkclrBEGINIFclkEVENTANDclk1IFclr0THENCASEcipherISWHEN