0010
0001
0011
0010
0100
0011
0101
0100
0110
0101
0111
0110
1000
0111
1001
1000
1010
1001
1011
1010
1100
1011
1101
1100
1110
1101
1111
1110
利用卡诺图化简得到
1
1
1
1
d
d
d
0
d
d
0
1
d
d
d
0
d
0
1
1
d
d
d
0
d
d
0
1
d
d
d
0
0
1
1
1
d
d
d
0
d
d
0
1
d
d
d
0
d
0
1
1
d
d
d
0
d
d
0
1
d
d
d
0
在加计数时，CPU有脉冲，通过观察表62可以看出C3所要求的触发信号
可由Q2Q1Q0提供，C2所要求的触发信可由Q1Q0提供，C1所要求的触发信号
可由Q0提供，C0所要求的触发信号可由CPU提供
在减计数时，CPD有脉冲，通过观察表62可以看出C3所要求的触发信号
可由
提供，C2所要求的触发信号可由提供，C1所要求的触发信号
可由提供，C0所要求的触发信号可由CPU提供综合加计数和减计数，可知
使用Logism做出电路图如图21所示：
整理为word格式
f图21一个四位二进制可逆计数器
图22四位二进制可逆计数器封装图
（2）用实验一中已封装的“先行进位的四位二进制并行加法器”设计将实
验室内人数转换成8421BCD码的电路
由题意可列出四位二进制数和8421码的对应关系，如表23所示
表23四位二进制数与8421码对应表
十进制数
输入4位二进制数
输出8421码
修正控制
N
A3A2A1A0C4S8S4S2S1
Z
0
000000000
0
1
000100001
0
2
001000010
0
3
001100011
0
4
010000100
0
5
010100101
0
6
011000110
0
7
011100111
0
8
100001000
0
9
100101001
0
10
101010000
1
11
101110001
1
12
110010010
1
13
110110011
1
14
111010100
1
15
111110101
1
整理为word格式
f利用卡诺图化简得到修正控制
修正方式为S3S2S1S00ZZ0据此可以画出四位二进制数转8421码的电路图如图23和图24所示：
图23四位二进制数转8421码电路图
图24四位二进制数转8421码封装图
（3）设计7段译码器，并采用“7段数码显示管”显示人数的电路
（A）设计一个7段译码器
7段译码器的真值表如表24所示
表247段译码器真值表
输入
输出
A3
A2
A1
A0
abcdefg
整理为word格式
f0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
0
1
1
0
0
1
1
1
1
0
0
0
1
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
利用卡诺图化简得：
a2103A213A2A0A31A0
1111110011000011011011111001011001110110110011111111000011111111110011000110100110010100011100101100011110000000
b3210213A1A0
c3A2212A0
dA21A0202A1A0A2A10
eA1020
f10A21A321A20
gA21A322A1A10使用logisim做出电路图，如图25所示
整理为word格式
f图257段r