的问题设计中要严格控制定时发生器产生时钟ｃｌｋ_ｙｆ５的宽度，以避免出现不定状态。如果帧定位标志信号ｆ８与帧同步检出电路都是由时钟ｃｌｋ的上升沿或下降沿产生的，那么ｃｌｋ_ｙｆ５脉冲中就会出现一小段不定状态，而在这段时间里帧同步系统是不能正常工作的。所以，帧定位标志信号ｆ８由时钟ｃｌｋ的下降沿触发产生，帧同步检出电路则由时钟ｃｌｋ的上升沿触发，这样便可以得到一半码元宽度的时钟ｃｌｋ_ｙｆ５脉冲，且脉冲中不存在不定状态。设计中应多采用同步时序电路来实现各个进程模块的功能，以免电路中产生毛刺。４结束语
本设计选用Ｘｉｌｉｎｘ公司的ＩＳＥ５．２作为硬件开发平台，并采用ＶＨＤＬ编程语言。文中程序已通过了综合实验，并进行了功能仿真和时序仿真，仿真结果正确。在硬件实现与调试过程中，将程序下载到Ｘｉｌｉｎｘ公司的ＶＩＲＴＥＸ芯片，然后经过整体调试，最终实现了数字复接系统中帧同步器的设计。
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