数器开始后方保护计数；如果随后在规定时刻上又连续α－１次（图中α＝３）检测到帧同步码组，则系统同步，帧同步器进入保持态。在同步保持状态下，一旦帧同步码检测电路在规定时刻有一次未发现帧同步码，比较／计数电路便开始前方保护计数，如果随后在规定时刻上又连续β－１次（图中β＝４）检测不到帧同步码，则定时发生器关闭，帧同步器由保持态进入搜捕态，重新捕捉帧同步码。值得注意的是，如果搜捕中第一次检测到的是假的同步码组（即在传送的码元中有一段数据与帧同步码相同，但其出现的位置不是在规定的同步码位置上），定时发生器仍不工作，此时帧同步码检测电路将继续搜捕，直至检测到真正的帧同步码为止。
２ＦＰＧＡ设计与实现在ＦＰＧＡ设计中，帧同步器主要由帧同步码检出、保护和校核计数、帧失步调整控制门三部分组成。图３中的虚线框部分就是帧同步器。下面给出用ＶＨＤＬ语言设计帧同步器的几个进程模块。２．１同步码检测电路帧同步码检测电路由８位移位寄存器组成，这里把帧同步码设定为８位最佳码“１０１１１０００”，当电路检测到输入码流中有帧同步码组时，检测电路将输出“０”；否则将输出“１”。输出结果将作为定时发生器的控制信号之一。具体程序如下（其中ｄｉｎ为串行输入码流，ｙｆ１是检测电路输出的结果）：ｐｒｏｃｅｓｓｃｌｋｂｅｇｉｎｉｆｃｌｋ＇ｅｖｅｎｔａｎｄｃｌｋ＝′ｔｈｅｎ１′ｏｕｔｐｕｔ＜＝ｄ_ｉｎ＆ｏｕｔｐｕｔ７ｄｏｗｎｔｏ１
fｅｎｄｉｆｅｎｄｐｒｏｃｅｓｓｐ２ｙｆｌ＜＝ｎｏｔｎｏｔｏｕｔｐｕｔ７ａｎｄｎｏｔｏｕｔｐｕｔ６ａｎｄｎｏｔｏｕｔｐｕｔ５）ａｎｄｏｕｔｐｕｔ４ａｎｄｏｕｔｐｕｔ３ａｎｄｏｕｔｐｕｔ２ａｎｄｎｏｔｏｕｔｐｕｔ１ａｎｄｏｕｔｐｕｔ０
－－″１０１１１０００″２．２定时发生器定时发生器可对时钟ｃｌｋ进行ｎ分频，分频后的周期等于帧周期（一帧有ｎ个码元，这里ｎ＝８８）。定时发生器主要用来产生帧定位标志信号，该信号是产生比较／计数电路计数时钟ｃｌｋｙｆ５的信号之一。在下面的程序中，ｃｌｋ为时钟，ｙｆ４为控制门输出信号，用于控制定时发生器的打开和关闭，ｆ８为帧定位标志信号。具体程序如下：ｐｒｏｃｅｓｓｒｅｓｅｔｃｌｋｙｆ４ｂｅｇｉｎｉｆｒｅｓｅｔ＝′１′ｔｈｅｎｆ８＜＝′１′ｅｌｓｉｆｃｌｋ＇ｅｖｅｎｔａｎｄｃr