上升信号，然后VCO就会增加。反之，下降信号会降低VCO的频率。PFD输出这些上升和下降信号给电荷泵（CP）。如果电荷泵收到上升信号，电流注入环路滤波器（ICP增大）。反之，如果收到下降信号，电流就会流出环路滤波器（ICP减小）。环路滤波器把这些上升和下降信号转换为电压，作为VCO的偏置电压。环路滤波器还消除了电荷泵的干扰，防止电压过冲，这样就会最小化VCO的抖动。环滤波器的电压决定了VCO操作的速度。
22可重配置PLL
Altera公司的StratixII等系列的FPGA提供了可重配置的PLL，从而可以实时地对PLL进行重新配置，使其适应新的工作要求。通过Altera的QuartusII软件可以生成一个可重配置的PLL，如图22右边altpll模块所示；另外，生成一个重配置模块，如图22左边所示的altpll_reco
fig模块，来对此PLL的具体参数进行实时配置。这两个用QuartusII工具生成的模块按照图22所示的方式进行连接，然后，图22左边所列的输入端口就可以提供给软件编程人员，由软件来实时地对进行重配置。比如，这组端口中时钟采用PCI接口的时钟，其他端口可以让FPGA以寄存器的方式通过PCI接口提供给上层软件编程，从而可以
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fAltera可重配置PLL使用手册
图22错误！未找到引用源。StratixII可重配置的PLL让软件能实时地对PLL进行重配置，以适应不同的PLL应用环境。具体地，被设置成可写寄存器的端口有reco
fig、read_param、write_param、data_i
80、cou
ter_type30、cou
ter_param20和reset；设置成只读寄存器的端口有：busy和data_out80。PLL的可配置信息被组织在一个称为扫描链（sca
chai
）的结构中，按特定顺序排列。
221PLL的扫描链（Sca
chai
）
StratixII系列FPGA内的增强型锁相环（EPLL，E
ha
cedPLLs）和快速锁相环（FPLL，FastPLLs）提供了若干可用于锁相环实时配置的计数器，包括：

预缩放计数器（
）（Prescalecou
ter
）反馈计数器（m）（Feedbackcou
term）和相应的VCO相位间隙选择（VCOphasetapselectФm


后缩放计数器（C0C5）（Postscalecou
terC0C5）和相应的VCO相位间隙选择（VCOphasetapselectФc0c5）

快速地可动态调整电荷泵电流（Icp）和环路滤波器组件（包括环路滤波器电阻R和电容C），以满足PLL频带宽度通带宽度，ba
dwidth）的要求。
这些可用于配置的计数器按照特定顺序组织在PLL的扫描链中。增强型锁相环（EPLL，E
ha
cedPLL）和快速锁相环（FPLL，FastPLL）的扫描链长度是不同的。对于EPLL，其可配置的计数器总计有174位（bit0bit173），其扫描链r