专用集成电路设计报告
作者崔010915班学号01091452引言引言我选择的题目是秒表秒表是一个比较实用的题目我在学习了可编程逻辑器件试验后对计数器和分频器等的设计有了一定的理解加之对verilog语言的应用能力有限所以选择了这个题目实现起来难度不是非常大而且有实际意义。方案设计：方案设计首先，我定义了三个输入信号，分别是：CLK：CLR：PAUSE：CLK为时钟信号；为异步复位信号；为暂停信号；
六个输出信号，分别是：MSH，MSL：百分秒的高位和低位；SH，SL：MH，ML：秒信号的高位和低位；分钟信号的高位和低位。
这些都是秒表应有的功能所必需的，首先以时钟信号为计数基本单位。秒表应有异步清零功能，所以设置了CLR，也应有暂停功能，故设置了PAUSE。秒表百分位分为高位低位，都是计满十个一进位，设置高低位更
f精准。还有秒向分的进位，计满六十个一进位，分钟也是计满六十归零。这些模块都用到了计数器这一基本模块，用if语句做判断控制计数条件，实现秒表功能。具体模块设计：具体模块设计百分秒计数进程设计如下：regc
1c
2位百分秒计数进程，每计满100，c
1产生一个进位c
1为百分秒向秒的进位，c
2为秒向分的进
alwaysposedgeCLKorposedgeCLRbegi
ifCLRbegi
MSHMSL8h00c
10e
delse数begi
ifMSL9begi
MSL0ifMSH9begi
MSH0c
11e
delseMSHMSH1ifPAUSEPAUSE为0时正常计数，为1时暂停计异步复位
fe
d
else
begi

MSLMSL1c
10e
de
de
d当CLR为0时，开始计数，否则保持复位状态，无法计数，设置了c
1当做一个标志，计满一百时，既SHL9SHR9时，c
1为百分秒向秒产生一个进位，当遇到暂停时，可先停止计数。秒计数进程，每计满60，c
2产生一个进位秒计数进程设计如下alwaysposedgec
1orposedgeCLRbegi
ifCLRbegi
SHSL8h00c
20e
delsebegi
SL0ifSH5begi
SH0c
21e
difSL9低位是否为9异步复位b
felsee
delse
SHSH1
begi
SLSL1e
d
c
20e
d
秒计数进程的设计与百分秒基本相同，同样设置c
2为标志，计满六十产生一个进位，其它如暂停，复位等的设计与上相同。分计数进程设计如下：分钟计数进程，每计满60，系统自动清零
alwaysposedgec
2orposedgeCLRbegi
ifCLRbegi
MH0ML0e
delseifML9begi
ML0ifMH5elsee
delsee
dMLML1MH0MHMH1异步复位
fe
dmodule分计数进程在设计上与秒计数进程基本相同，不同的是分计数满六十后，不能再产生进位，所以要清零，从新计数，表示计数已满。
测试方案介绍：测试方案介绍测r