控制
设计方案2
该方案用总线结构，主要功能集中在模块内部，模块功能较为独立，模块间连线简单，易于扩展，但设计难度大，门电路数量也比较多。
综上所述，本次设计采用方案一。秒计数和分计数为60进制，时计数为24进制，为了简化设计，秒和分计数采用同一单元。控制模块实现调整时分，现对本方案中的各个主要功能模块的接口定义如下：160进制模块（电路图中模块名称为60cou
t，下同。）
实现同步60进制计数，可调整
电源
5v
时钟信号输入
接1Hz的信号源
进位输入
接秒的进位信号，实现秒功能时，接低电平。
进位输出
秒模块接分模块，分模块接时模块
显示输出
接到译码器输入，能闪烁
闹钟比较信号输出接到闹钟，秒模块悬空
整点报时信号输出接到响铃，实现响停交替5次响铃
调整使能端
入0有效，有效时，显示信号输出，同时屏蔽进位
输入和进位输出，允许调整信号输入。
显示使能端
入1有效
调整信号输入
4
f224进制模块（24cou
t）实现同步24进制计数，可调整
电源，时钟信号同上
进位输入
接分的进位信号
进位输出
秒模块接分模块，分模块接时模块
显示输出
同上
调整使能端，显示同上
使能端，调整信号
输入
3闹钟模块（60clock，24clock）实现可与时钟比较，并输出闹铃信号，可调整
电源，时钟信号同上
闹钟信号输入
秒模块接分模块，分模块接时模块
显示输出
同上
闹铃输出
接到蜂鸣器
调整使能端，显示同上
使能端，调整信号
输入
至此，本阶段就结束了。在上面的接口定义中，也可以发现，各个模块紧密联系，电路比较简单，较易实现
5
f3数字电子钟结构
将时钟信号输给秒模块，秒模块的进位输给分模块，分模块进位输入给时模块，切换的时候使用2选1数据选择器进行切换，电路框图如下：
译码驱动
时十位计数
译码驱动
译码驱动
译码驱动
译码驱动
译码驱动
时个位计数
分十位计数
分十位计数
秒十位计数
秒十位计数
振荡器电路
校时电路
分频器电路
校分电路
分频器电路
图1数字电子钟结构图
该方案用总线结构，主要功能集中在模块内部，模块功能较为独立，模块间连线简单，易于扩展，但设计难度大，门电路数量也比较多。
31震荡电路震荡电路是数字电子钟的基础，电路输出一个频率为1Hz的时钟信号作为电子钟的秒
信号。由于石英晶体振荡器所产生的频率比较稳定和精确，所以选择石英晶体来产生振荡。
选用32768Hz的石英晶振，经过分频率后，可产生频率为1Hz的时钟信号。32分频电路
由于晶体振荡器产生的r