FPGA实现复接与分接系统引言近年来可编程器件的应用日益广泛，使用较多的是现场可编程门阵列FPGA和复杂可编程逻辑器件CPLD。FPGA器件性能优越，使用方便，成本低廉，投资风险小，使用FPGA设计可以完全根据设计者需要开发ASIC芯片，可方便地反复编写和修改程序，即使制成PCB后仍能进行功能修改。本文将着重介绍运用FPGA技术实现基群与二次群之间复接与分接系统的总体设计方案。数字复接基本原理及系统构成二次群帧结构及其复接子帧结构按ITUTG742协议，工作在8448kbits的采用正码速调整的二次群复接设备帧结构，一帧共有848bit，前12位帧码组包括帧同步码10位，码型为1111010000失步对告码，同步为ldquo0rdquo，失步为ldquo1rdquo国内通信备用码。Cj1、Cj2、Cj3j1，2，3，4为插入标志码，Vjj1，2，3，4为码速调整插入比特，其作用是调整基群码速。二次群由四支路的子帧构成，子帧结构，一子帧有212bit，1、2、3位码为帧码组，记Fj插入标志码用Cj表示码速调整插入比特用Vj表示。复接系统构成复接系统构成的框图，它由复接时序发生器、缓存器、码速调整控制电路、插入码控制电路、帧定位信号发生器和合路器6个模块构成。图中只画了第一条支路参与复接的实现过程，因为四条支路的过程完全相同，因而略去其余3个支路的电路。1复接时序发生器模块输入为2112MHz频率的均匀时钟，通过该模块产生插入码控制电路所需的插入标志时隙脉冲SZ、调整插入时隙脉冲SV、频率为2112MHz的非均匀时钟f从输入的均匀时钟扣除了时隙SZ和SF和帧定位信号发生器所需的时隙脉冲SF。2缓存器模块基群信号以2048MHz的均匀时钟clk_wr写入缓存器，同时以2112MHz的非均匀时钟clk_rd读出，clk_rd由插入码控制电路产生。该模块还需输出每次写入和读出一帧数据时第一个clk_wr脉冲P1和clk_rd脉冲P2，送给码速调整控制电路模块。在该模块的设计中，应注意每一帧信息码的位数不是固定的，必须通过码速调整控制电路模块的反馈信号F
来确定，当反馈信号表明本帧需要调整，则位数为205反之，位数为206。3码速调整控制电路模块缓存器的写入脉冲超前于读出脉冲的时间量称为读写时差，读写时差的大小总随时间不断变化着。该电路中缓存器的写入速率低于读出速率，随着时间的推移，缓存器中所存信息码数目越来越少，最后导致ldquo取空rdquo而造成错误的数据传输。因此，我们必须设定一门限，当信码数降到门限值时，就进行码速调整。通过对各时刻读写时差的联系以及趋向最终状态变化r