像素采集数目，可以根据实际需要配合CPLD进行场延迟，自由获取大小不同、分辨率不同的图像。芯片的最大特点在于仅需一个24576MHz的晶振就可满足所有视频标准的应用，片内实现制式的自动检测。
四、逻辑控制部分
CPLD接收SAA7111A输出的图像数据信号和同步时钟信号，在内部编程实现有效图像信号的采集和地址译码以及产生切换选择信号。帧存储器选用高速、低功耗的CY7C1041V33作为外部静态SRAM，CY7C1041V33内存大小为256k×16b。
（一）有效图像信号的采集和地址译码
预先设置SAA7111A输出一帧图像大小为720×572像素。采样时钟LLC2频率为135MHz，每一个时钟周期输出一个采样点的AD转换值。HREF高电平表示一行有效采样点，为720个LLC2周期，VREF高电平表示一场有效信号，单场为286行，HREF和VREF的低电平分别表示行消隐和场消隐。奇偶场信号RTS0为“1”表示当前为奇数场，为“0”表示偶数场。图像采集处理系统需要对SAA7111A输出的大小为720×572的数字图像斩头去尾，取中间512×512图像数据进行存储，则地址发生器单元主要完成如下功能：在SAA7111A输出中间512×512有效图像数据时产生03FFFFH的地址，且与SAA7111A的图像数据信号同步（频率为135MHz）。根据SAA7111A的同步信号时序，地址发生器首先利用SAA7111A输出的像素时钟信号CREF、行同步信号HREF以及场同步信号VREF，产生存储一场大小为
的图像数据所需的01FFFFH的地址（Q［160］），然后利用其奇偶场标识信号
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RTS0取反，作为地址发生器的最高位地址Q［17］，控制将奇场数据存储在帧内存的低128k空间，偶场数据存储在帧内存的高128k空间。
系统上电后，DSP的XF引脚为低电平，使HCOUNT模块的EN引脚为低电平，保证输出Q端为低电平，这样ADDBUILD模块的CLR引脚为低电平，无论VREF，HREF，CREF如何改变，输出地址值都是为0。当需要获取1幅图像时，由C5416的XF引脚为高电平，触发HCOUNT模块，这样在VREF，HREF，CREF，RTS0波形的作用下，可以完成完整的1帧图像数字化后存储在SRAM中。
（二）不同CPLD与DSP通信CPLD在采样前接收DSP发出的开始采样指令，并把DSP设置工作在HOLD模式。采样结束后，给DSP发送中断信号。CPLD作为采样的核心控制芯片，根据SAA7111A输出的各个同步信号产生帧缓存的地址（A0～A17）、片选（CS）以及写控制（WE）等逻辑信号。
五、系统软件流程
系统上电初始化，DSP通过软件模拟I2C总线时序，设置SAA7111A的工作方式；之后，DSP即发送开始采集指令给CPLD，双方通过HOLD，HOLDA握手信号r