口并引线到第二片7490的CLKB端口依此类推直到第七片7490连接完成如附图所示。每片7490相当于一个五进制计数器和一个二进制计数器级联实现了十进制加计数从而实现分频。
分频模块图如图所示
分频模块内部结构图如下图所示
ff260进制计数器模块
采用两片74161级联如图下面一片74161做成十进制的初始脉冲从CLK输入ENT和ENP都接高电平而QD与QA用作为与非门的两个输入与非门输出分别连接到自身的LDN端与上面一片74161的CLK端上面一片74161的QC和QA端作为与非门的两个输入通过输出连接到自身的LDNENT和ENP接高电平。下面一片实现从0000到1001即09十个状态码的计数当下面一片为1001状态时自身的LDN为低电平此时QDQCQBQA的状态恢复到0000即从0开始从新计数而上面一片74161的CLK电平改变上面一片74161开始计数为0001实现从0000到0101即0到5六个状态码的计数当上面一片状态为0101时LDN为低电平此时计数器为0000。这样子通过两片74161就实现了一个六十进制计数器。
下图为六十进制计数器模块的示意图
f由六十进制计数模块构成的秒分计数如下图下面那块六十进制技术模块表示为妙上面那块六十进制计数模块表示为分。当妙计数模块的状态为01011001时向分计数模块进位即通过74153M的输入C1此时74153M输出接到分计数模块的输入端通过74153M作为选择器实现进位控制。
324进制计数器模块
采用两片74161级联如图下面一片74161做成十进制的初始脉冲从CLK输入ENT和ENP都接高电平而QD与QA用作为与非门的两个输入分别连接到自身的LDN端与上面一片74161的CLK端上面一片74161的QB非门的一个输入通过输出连接到自身的LDNENT和ENP接高电平并且上面74161的QB端和下面一块74161的QC端通过与非门输出接到两片74161的清零端CLRN。下面一片实现从0000到1001即09十个状态码的计数当下面一片为1001状态时自身的LDN为低电平此时QDQCQBQA的状态恢复到0000即从0开始从新计数而上面一片74161的CLK电平改变上面一
f片74161开始计数为0001实现从0000到0010即0到2三个状态码的计数当上面一片状态为0010即2时下面一片状态为0100即4时两块74161的CLRN为低电平此时两块74161的状态都为0000即实现了23时过后显示00时。这样子通过两片74161就实现了一个24进制计数器。
下图为24进制计数器模块示意图
由二十四进制计数模块构成的时计数模块如图下面那块六十进制技术模块表示为分上面那块24进制计数模块表示为时。当分计数模块的状态为01011001时向时计数模块进位即通过74153M的输入C1此时74153M输出接到时计数模块的输入端通过74153M作为选择器实现进位控制。
二十四进制计数模块构成的r