IC设计流程前端设计（也称逻辑设计）和后端设计（也称物理设计）并没有统一严格的界限，涉及到与工艺有关的设计就是后端设计。1规格制定芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。2详细设计Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。目前架构的验证一般基于SystemC语言，对构架模型的仿真可以使用SystemC的仿真工具。其中典型的例子是Sy
opsys公司的CoCe
tric和Summit公司的VisualElite等。3HDL编码使用硬件描述语言（VHDL，VerilogHDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。设计输入工具：具有强大的文本编辑功能，多种输入方法（VHDL，Verilog，状态转移图，模块图等），语法模板，语法检查，自动生产代码和文档等功能。如ActiveHDLVisualVHDLVerilog等。RTL分析检查工具：Sy
opsysLEDA4仿真验证仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具Sy
opsys的VCS，Me
torModelSim，Cade
ceVerilog－XL，Cade
ceNCVerilog。5逻辑综合——Desig
Compiler仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表
etlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（sta
dardcell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）逻辑综合工具Sy
opsys的Desig
Compiler（DC），Cade
ce的PKS，Sy
plicity的Sy
plify等。另外，和综合工具配合使用的还有很多其他工具，如静态时间分析工具，等效性检查工具等等。Sy
opsys公司和
fCade
ce公司都提供完整的工具包。51。STAStaticTimi
gA
alysis（STA），静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setuptime）和保持时间（holdtime）的违例（violatio
）r