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SDRAM控制器设计
作者：惠为君沈兆军来源：《电脑知识与技术》2017年第32期
摘要：介绍了SDRAM的结构、时序和有关概念。在该基础上，基于自顶向下设计思想，把控制器模块划分为两个部分：内部命令产生、命令输出。基于verilog实现这两部分模块电路，并完成顶层实体。测试表明，该控制器是有效的。
关键词：Verilog；SDRAM；控制器
中图分类号：TN911文献标识码：A文章编号：10093044（2017）32023603
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Keywords：Verilog；SDRAM；co
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SDRAM即同步动态随机存取存储器，其容量大，存储速度快。在设计一种视频图像系统时，需要存储的数据量大，采用SDRAM作为存储器件。为此，需要设计SDRAM控制器。
1SDRAM结构及引脚
本系统采用hy
ix的SDRAM器件，型号为HY57V641620。
SDRAM为阵列结构，如同一张二维表格，如图1所示。通过行列地址，存储单元可以随机访问。存储器行数为2124096，列数为28512，段数为224。其容量为409651248Mbit。
其主要引脚名称及功能如下：
CKE：时钟使能；CS_N：片选；
WE_N：写使能，低电平为写，高电平为读；
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RAS_N：行选通；CAS_N：列选通；
BA1：0：段选择；
A11：0：行、列复用地址。行地址12位，列地址取低8位。
D15：0双向数据端口。
2SDRAM时序
SDRAM的操作时序分为三部分：初始化、写、读。控制器设计就是基于这三部分时序完成的。初始化完成之后，才可以实现对存储器的读写操作。
初始化时序分为4个部分，如图2所示。
1）200us的输入延时。用于稳定电路各部分的状态。
2）所有段预充电。预充电是指关闭现有行，激活另一行。A10置位，对所有L_BANK预充电，A10位，对固定L_BANK预充电。
3）8个刷新周期。SDRAM的数据保存在电容中。SDRAM的特征就是要定时刷新，给电容充电，来保证数据不丢失。电容中数据的有效保存期时间为64ms，器件存储单元共有4096行，每行刷新时间为64ms409615625us。
4）模式寄存器设置。通过对地址总线的赋值来进行模式配置，用来控制器件的读写方式。
读写模式等具体内容见附录1。
本系统配置寄存器值为：000_011_0_111r