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《数字逻辑电路设计》课程设计总结报告

目:数字电子钟设计
指导教师:设计人员:(学班号):级:
f日
期:2018年12月
f一.设计任务书
任务:数字电子钟设计基本设计要求:仿真实现数字电子钟1要求能显示“时”“分”“秒”2时24小时,分60分钟,秒60。3能够校时,校分电路在实验箱上实现
二.设计框图及整机概述
设计框图:
时显示器分显示器秒显示器
时计数器
分计数器
秒计数器
校时电路
校分电路
秒脉冲
概述:数字电子时钟电路系统由秒信号发生器、校分校时电路、“时、分、秒”计数器和“时、分、秒”显示器组成。秒信号发生器将秒信号送入秒计时器,秒计时器为六十进制计数器,每计六十个数便发送分脉冲信号给分计数器,分计数器也为六十进制计数器,每计六十个数便发送时脉冲信号给时计数器,时计数器是二十四进制计数器。“时、分、秒”显示器将计数器输
f出的状态显示出来。
三.各单元电路的设计方案及原理说明
1六十进制计数器计数器是对cp脉冲进行计数的时序逻辑电路。“分”和“秒”的计数由六十进制计数器实现,74LS161为16进制计数器,两片74LS161EP和ET恒为1,均工作在计数状态,当分个位和秒个位计数器计到9(1001)时,CLOR端为高电平,经反相器后使时位CLK端为低电平。当下一个计数输入脉冲到达后,个位记成0(0000),此时CLOR端跳回低电平,时位计数1。计数器从0开始计数,当计入60个脉冲时,经与非门产生低电平,立即将两片74LS161同时置零,得到60进制计数器。
2二十四进制计数器时的计数由二十四进制计数器实现,当计入24个脉冲的
f时候,经与非门产生的低电平信号即将两片74LS161同时置零,得到二十四进制计数器。
3显示电路计数器输出的是8421BCD码,需译码器将其转为阿拉伯数字。
4校时电路利用校时电路截断分十位和时十位的直接计数通路,当校时电路中的开关截断时,其中的与非门一端接高电平,另一端接秒分十位的进位输出端,若秒分十位的进位输出端输出的是低电平,则分时个位的CLK有低电平的信号输入,此时得到
f进位。若开关闭合,校时电路中的与非门一端接的是低电平,另一端还是一样,但此时无论秒分十位的进位输出端输出的是低电平还是高电平,与非门输出的均为低电平,此时分时个位的CLK有低电平信号输入,即得到进位。以此得到手动校时。
四.调试过程及结果分析
1先将二十四进制计数器和六十进制计数器都分别做出来并正常计数,然后将一个二十四进制计数器r
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