合产生LE1，当LE1为高电平时，数据锁存器状态随输入数据线变换，LE1的负跳变时将输入数据锁存；XFER：数据传输控制信号输入线，低电平有效，负脉冲（脉宽应大于500
s）有效；WR2：DAC寄存器选通输入线，负脉冲（脉宽应大于500
s）有效。由WR2、XFER的逻辑组合产生LE2，当LE2为高电平时，DAC寄存器的输出随寄存器的输入而变化，LE2的负跳变时将数据锁存器的内容打入DAC寄存器并开始DA转换。IOUT1：电流输出端1，其值随DAC寄存器的内容线性变化；IOUT2：电流输出端2，其值与IOUT1值之和为一常数；Rfb：反馈信号输入线，改变Rfb端外接电阻值可调整转换满量程精度；Vcc：电源输入端，Vcc的范围为5V～15V；VREF：基准电压输入线，VREF的范围为10V～10V；AGND：模拟信号地；DGND：数字信号地。
f图31DAC0832原理图
321DAC0832的操作时序：
f图32DAC0832操作时序DAC0832为电流型输出芯片，一般而言，若要将输出转化为模拟电压，还需要在输出端加电流电压转换电路。在本试验箱中，为了简化电路，直接将DAC0832设计成如下如下的形式，该电路形式虽然不是标准的电路形式，但该电路可以直接输出模拟电压，从而简化了电路形式。
图33矩阵键盘电路图
f图34DAC0832电路图
33实验设计步骤
1．新建工程新建工程文件夹，在该文件夹下新建工程DAC0832。2．编写顶层VerilogHDL文件很据原理实验的内容，编写各个功能模块的VerilogHDL文件3．锁定管脚给各个管脚按照嵌入式系统实验箱的管脚对照表进行管脚分配4下载。下载后，用示波器检测DAC0832的输出端，观察示波器上的波形。
四、解决的关键或难点问题
本次设计中各功能模块利用VerilogHDL语言设计，在FPGA中实现，因此硬件编程语言的使用是关键和难点。同时通过FPGA控制DAC将数字信号转化为模拟信号也是设计关键。
f五、性能测试与分析
51累加器程序及其仿真moduleACCrstacc_clkdata_fredata_pharesulti
putacc_clki
putrst写使能信号，低有效i
put190data_fredata_phaoutput190resultreg190resultreg190Nalwaysposedgeacc_clk
egedgerstbegi
ifrstresult0elsebegi
Ndata_freNresultdata_phaNe
de
dE
dmodule
图51累加器输出仿真
在本设计中，我采用的ROM存储深度为1024，地址为10位，因此需要将累加器的输出截断高10位，具体程序代码如下：累加器输出截断高10位，连续赋给romwire190Awire90address1wire90address2wire90address3wire90address4assig
assig
assig
adr