实验二较复杂时序逻辑电路设计
一、实验目的
1、掌握利用有限状态机实现一般时序逻辑分析的方法2、掌握用Verilog编写可综合的有限状态机的标准3、掌握用Verilog编写状态机模块的测试文件的一般方法
二、实验内容
利用Verilog硬件语言，参考提供的源程序，设计一个有限状态机实现的检测一个5位二进制序列“10010”。
三、实验步骤
1、编写Verilog代码；2、编译仿真程序，与预想结果进行比较，修改程序；3、记录实验结果。编写Verilog代码：moduleseqdetxzclkrsti
putxclkrstoutputzreg20statewirezparameteridle3d0a3d1b3d2c3d3d3d4e3d5f3d6g3d7assig
zstatedx010alwaysposedgeclkor
egedgerstifrststateidleelsecasexstateidleifx1ststeaelsestateidleaifx0
fb
c
d
e
f
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statebelseststeaifx0ststecelseststefifx1statedelseststegifx0stateeelseststeaifx0statecelseststeaifx1stateaelseststebifx1statefelseststeb
e
dcasee
dmodule编写仿真代码：timescale1
s1
sdefi
ehalfperiod20moduletregclkrstreg230datawirezxassig
xdata23i
itialbegi
clk0rst12rst030rst1data20b1100_1001_0000_1001_0100halfperiod1000stope
dalwayshalfperiodclkclkalwaysposedgeclk2datadata220data23seqdetmxxzzrstrste
dmodule
f五、实验结果
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