则周期的可变范围为3465ms3465s，即可在通过调节R2可调至最佳观测周期。
（2）控制模块设计该控制端由一个周期为四十个时钟周期的计数端和四个控制信号输出端组成，设计图如下：
图2控制端设计图
其中根据74ls160的计数条件与清零特性设计该模块的计数端。图中U2正常计数并且它的15脚（进位端）与U1的2（清零端）脚
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f相连，两者之间组成十进制关系，而如图U1的12脚接1脚使它为循环周期为4，该部分总的周期为四十个时钟周期。图中U2的QDQCQBQA分别对应四位BCD码从高到低的四位二进制数的位置。通过对QAQB两位产生的信号作为控制输入信号，再加上门电路进行逻辑转换，使四个输出端循环输出高电平，在结合74ls160的计数工作条件，实现四个显示端的依次循环显示。由于QAQB两个输出端在周期为4个计数单位中，输出依次为00011011，QAQB接或非门，则只有在输出为00时，输出为1，其它时候为0。QAQB先接一个异或门，再让它的输出和QA的输出接进一个与门，该端口输出只有QAQB为01时为1，其它时候为0。当QAQB先接一个异或门，再让它的输出和QB的输出接进一个与门，该端口输出只有QAQB为10时为1，其它时候为0。当QA，QB直接接一个与门，则只有在它们的输出为11时该端口的输出才为1，其余时候为0。所以以U11A的输出控制自然数数列的显示，以U17A的输出控制奇数数列的显示，以U12A的输出控制的偶数列显示，以U14A的输出控制音乐序号数列的显示。
（3）自然数数列显示端设计用74LS160芯片（十进制计数器）作为计数器，让它的输出端与74LS48译码器的四个输入端相连，进行BCD码译码，再在输出端接7
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f个上拉电阻与用于显示的七段共阴数码管连接。四个输入端均接地，使计数器从0000开始计数，当计数器正常工作时，数码管可显示自然数列。则自然数列显示端设计图如下：
图3自然数显示端设计图
（4）奇数数列显示端设计由于0000000100100011010001010110011110001001分别是09的BCD码，即可发现奇数的最低位均为1，将自然数显示端的74LS48的QA端（7脚）接高电平，74LS160的QA端悬空，则可
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f使其显示为奇数数列，不过单个数字的显示时间为自然数单个显示的两倍。但整个显示端的周期与自然数列显示端的周期相同。当七段译码器（74ls48）的QA端直接接VCC，则该显示端在它不工作时显示为且不能满足打开电源自动复位的要求，故可以将74LS48的QA端接到该显示端的74LS160的清零端（2脚），即只有在其正常工作时它才为1，其余时间为0，则在上电时r