笔试题FPGA笔试题1什么是Setup和Holdup时间建立时间SetupTime和保持时间Holdtime建立时间是指在时钟边沿前数据信号需要保持不变的时间保持时间是指时钟跳变边沿后数据信号需要保持不变的时间见图1如果不满足建立和保持时间的话那么DFF将不能正确地采样到数据将会出现metastability的情况如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间那么超过量就分别被称为建立时间裕量和保持时间裕量2什么是竞争与冒险现象怎样判断如何消除在组合逻辑中由于门的输入信号通路中经过了不同的延时导致到达该门的时间不一致叫竞争产生毛刺叫冒险如果布尔式中有相反的信号则可能产生竞争和冒险现象解决方法一是添加布尔式的消去项二是在芯片外部加电容3用D触发器实现2倍分频的逻辑电路Verilog描述moduledivide2clkclk_oreseti
putclkresetoutputclk_oregoutalwaysposedgeclkorposedgeresetifresetoutlt0elseoutltoutassig
clk_ooute
dmodule4什么是