毕业设计（论文）
专
业
微电子
班
次
1206161
姓
名
Sg
指导老师
Hm
成都工业学院
二零一五年
f成都工业学院
电子工程学院毕业设计论文
基于VHDL语言实现数字时钟的设计
摘要随着人类的不断进步，现代电子设计技术已进入一个全新的阶段，传统的电子设计方法、工具和器件在更大的程度上被EDA所取代。数字时钟是一个将“时”、“分”、“秒”显示于人的视觉器官的计时装置。本设计是基于VHDL语言设计的数字时钟，具有时、分、秒显示功能。电路主要有时间计数模块、时间显示模块以及译码模块。该数字时钟的时间计数模块的功能是计时，计时周期为24小时；时间显示模块能显示“时”、“分”、“秒”，其中时2位、分2位、秒2位，共六个数位，显示满刻度为23时59分59秒。通过分频得1Hz的秒钟信号，秒计满60即得1分钟，分满60即得1小时信号，小时满24即得一天。该数字时钟能实现清零，调时，调分以及闹钟等功能。通过采用Quartus2软件的对该数字时钟进行编程与仿真，得到了一个拥有计数，调时，闹钟的电子时钟。通过对数字时钟设计能掌握各类计数器及它们相连的设计方法，熟悉多个数码管显示的原理与方法以及模块化设计方式；掌握用VHDL语言的设计思想以及整个数字系统的设计。［关键字数字时钟；VHDL语言；Quartus2；模块化
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f成都工业学院
电子工程学院毕业设计论文
目
录
第1章绪论311数字时钟的意义312数字时钟的背景313数字时钟的国内外现状4第2章数字时钟的设计环境521EDA简介522VHDL简介5221VHDL的特点6222VHDL的设计结构7223VHDL的设计步骤723Quartus2软件的介绍7第3章数字时钟的硬件设计931模块设计框图932模块的设计10321分频模块10322计数模块10323段选与位选显示模块11324控制模块12325闹钟模块r