相同并且延时最短。
图22宏单元结构CPLD的宏单元结构如图22所示。每个宏单元主要由三部分组成：逻辑阵列、乘积项选择矩阵和可编程寄存器。图中左侧是逻辑阵列，也就是一个与或阵列，阵列连线的每一个交点都是一个可编程熔丝，如果导通就实现“与”逻辑；其后的乘积项选择矩阵是一个“或”阵列，两者一起完成组合逻辑。图右侧是一个可编程寄存器，它的时钟、清零输入都可以编程选择，可以使用专用的全局清零和全局时钟，也可以使用由内部逻辑（逻辑阵列）产生的时钟和清零。如果不需要该寄存器，也可以将它旁路，使信号直接输给PIA或输出到IO脚。图23是一个简单的电路，参照该电路具体说明PLD是如何利用以上结构来实现特定逻辑的。假设图23中组合逻辑的输出（AND3的输出）为f，则
fABCDACDBCD
图23一个简单的组合逻辑电路CPLD将以图24所示的方式实现图23中的简单组合逻辑电路。
f图24电路在CPLD中的实现A、B、C、D由CPLD芯片的管脚输入后进入可编程连线阵列（PIA），在内部
ABCD会产生A、、B、、C、、D、等8个输出。图中每一个叉表示相连
（可编程溶丝导通），从而实现了图23中的组合逻辑。
ff1f2ACDBCD。
图23电路中D触发器的实现比较简单，直接利用宏单元中的可编程D触发器就可实现。时钟信号CLK由IO脚输入后进入芯片内部的全局时钟专用通道，直接连接到可编程触发器的时钟端。可编程触发器的输出与IO脚相连，把结果输出到芯片管脚，这样CPLD就完成了如图23所示电路的功能。
以上这些步骤都是由软件自动完成的，不需要人为干预。图23所示的电路是一个很简单的例子，只需要一个宏单元就可以完成。对于一个复杂的电路，一个宏单元是不能实现的，这时就需要通过并联扩展项和共享扩展项将多个宏单元相连，宏单元的输出也可以连接到可编程连线阵列，再作为另一个宏单元的输入。这样，CPLD就可以实现更复杂的逻辑。这种基于乘积项的PLD基本上都是由EEPROM和FLASH工艺制造的，上电即可自动工作，无需其他芯片配合。3、FPGA的结构与原理FPGA最常用的结构是查找表（LookUpTable，LUT）结构，如Altera的ACEX、APEX，Cyclo
e、Cyclo
eII系列和Xili
x的Sparta
、Virtex系列等。以Cyclo
eII系列FPGA为例。逻辑单元（LogicEleme
t，LE）是构成FPGA的基本单位之一，一个LE主要由一个4输入LUT、一个寄存器及进位和互连逻辑组成。LUT本质上是一个RAM。目前FPGA中多使用4输入的LUT，即一个LUT可以看成有4位地址线的16x1的RAM。当用户通过原理图r