。
f实验目的：熟悉利用maxplus2的原理图输入方法设计简单组合电路，掌握层次化设计的方法。半加器的原理图如下
半加器的时序仿真波形如下：
将半加器的原理图选择File中的CreateDefaultSymbol项，此时即将当前文件变成了一个包装好的单一元件，并被放置在工程路径指定的目录中以备后用。
H_adder
一位全加器的VHDL描述，它的电路图如下
f1位全加器的时序仿真波形如下
一位全加器可以由两个半加器和一个或门连接而成。
8位全加器设计原理图
八位全加器的波形仿真如上图
实验五：用原理图输入法设计较复杂数字系统
实验目的：熟悉原理图输入法中74系列等宏功能元件的使用方法，掌握更复杂的原理图层次化设技术和数字系统设计方法。
实验内容：完成2位十进制频率计的设计，并进行仿真测试，给出仿真波形。
实验原理图：
f时序仿真波形图：
实验分析：F_IN是待测频率信号，CNT_EN是对待测频率脉冲计数允许信号CNT_EN高电平时允许计数，低电平时禁止计数。仿真波形显示，当CNT_EN为高电平时允许co
ter8对F_IN计数，低电平时co
ter8停止计数，由锁存信号LOCK发出的脉冲，将co
ter8中的二个4位十进制数锁存进74374中，并由74374分高低位通过总线H60和L60输给74248译码输出显示，即测得的频率值。此后由清零信号CLR对计数器co
ter8清零，以备下一周期计数之用。
实验六：七段数码显示译码器设计
实验目的：学习7段数码显示译码器设计，学习VHDL的CASE语句应用及多层次设计方法。实验内容：7段数码的程序和其波形方真，它的程序如下：
LIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLENTITYDecL7SISPORTAINSTD_LOGIC_VECTOR3DOWNTO0
fLED7SOUTSTD_LOGIC_VECTOR6DOWNTO0ENDARCHITECTUREo
eOFDecL7SISBEGIN
PROCESSABEGIN
CASEA3DOWNTO0ISWHEN