M2FABCDCL可变负载2004－10－27数字大规模集成电路清华大学微电子所周润德第六章（2）第9页改善负载（2）：采用差分逻辑VDDVDDM1M2OutAABBOutPDN1PDN2VSSVSS串联电压开关逻辑（CVSL，也常称为差分串联电压开关逻辑Differe
tialCascodeVoltageSwitchLogicDCVSL2004－10－27数字大规模集成电路清华大学微电子所周润德第六章（2）第10页差分逻辑（1）差分串联电压开关逻辑：Differe
tialCascodeVoltageSwitchLogicDCVS（2）差分分离电平：Differe
tialSplitLevelDSL）（3）再生推拉串联逻辑：Rege
erativePushPullCascodeLogicPPCL2004－10－27数字大规模集成电路清华大学微电子所周润德第六章（2）第11页DCVSLDCVSL瞬态过渡响应25VoltageVAB15ABABAB05静态逻辑：互补NMOS下拉管，交叉连接PMOS上拉管05002040608负载：仅一个PMOS管，具有伪NMOS优点Time
s差分型：同时要求正反输入，面积大，
f但在要求互补输出或两个下拉网络能共享时比较有利比通常的CMOS逻辑慢（因Latch反馈作用有滞后现象，但在特定情况下很快，例如存储器纠错逻辑的XOR门）无静态功耗，但有较大的翻转过渡（Crossover）电流2004－10－27数字大规模集成电路清华大学微电子所周润德10第六章（2）第12页DCVSL例子（共享逻辑）OutOutBBBBAAXORNXORgate全加器2004－10－27数字大规模集成电路清华大学微电子所周润德第六章（2）第13页时钟控制的CVSL由时钟控制的CVSL构成四变量异或门2004－10－27数字大规模集成电路清华大学微电子所周润德第六章（2）第14页带锁存灵敏放大器的CVSL或称SSDL，SampleSetDiffere
tialLogic）2004－10－27数字大规模集成电路清华大学微电子所周润德第六章（2）第15页差分分离电平逻辑Differe
tialSplitLevelLogic（DSL）5VT2T3T4VOLT1概念：以“交叉p管以及Vref管”代替p管负载减少在节点q和q’上的逻辑摆幅32V25V假设：例如，VrefVdd2VTq和q’点VmaxVdd2是静态逻辑可降低摆幅，因而使tp减少，但有静态功耗（T2T4及左边PDN导通）T2T4导通时，成为有比逻辑，故应使T2较小，但这又减慢上拉时间T3处于导通边缘（几乎off），易于快速翻转下拉管工作在低电压，减轻了热电子效应工艺和电源电压的容差是一个问题2004－10－27数字大规模集成电路清华大学微电子所周润德第六章（2）第16页推拉串联逻辑PushPullCascodeLogicPPCLCVSLPPCL2004－10－27数字大规模集成电路清华大学微电子所周润德第六章（2）第17页SFPL源极跟随上拉逻辑SourceFollowerPullupLogic1原理2优r