尺寸缩小对沟槽MOSFET性能的影响
0引言近几年,随着电子消费产品需求的日益增长,功率MOSFET的需求也
越来越大。其中,TMOS由于沟道是垂直方向,在相同面积下,单位元胞的集成度较高,因此导通电阻较低,同时又具有较低的栅-漏电荷密度、较大的电流容量,从而具备了较低的开关损耗及较快的开关速度,被广泛地应用在低压功率领域。
低压TMOS的导通电阻主要是由沟道电阻和外延层电阻所组成,为了降低导通电阻,同时不降低器件其他性能,如漏源击穿电压,最直接的办法是减少相邻元胞的间距,在相同的面积下,增加元胞的集成度。基于此,本文借助了沟槽式接触概念以及突起式多晶硅结构来克服由尺寸缩小引发的沟道穿通效应。最终通过试验,成功开发出栅极电压为45V、工作电流5A时,Rdso
A为95mOmegamm2、漏源击穿电压大于20V、开启电压07V、元胞间距14mum的
型TMOS。
1器件仿真与工艺实现通过当单位元胞相邻间距为14mum工艺时,由于设计的沟道长度大
约为05mum,源区结深大致为03mum,不得不考虑到传统工艺下源区注入时,多晶硅刻蚀工艺波动所带来的器件性能下降的风险。在传统工艺中,当多晶硅淀积完成后,须通过刻蚀来形成栅极区域,但是多晶硅去除量难以精准控制,同时考虑到刻蚀工艺面内均匀性的特点,Si片内中心与边缘的去除量无法保证相同,从而为随后的源区注人工艺留下了潜在的风险。如本文通过综合运用沟槽式接触以及突起式结构这两个技术,得到了漏源间击穿电压大于20V、阈值开启电压07V、栅极击穿电压大于12V以及在栅极电压45v、工作
f电流5A时导通电阻Rdso
A为95mOmegamm2的
型TMOS。为了验证这一理论,特别设计了在传统工艺下,栅极顶部到外延层表面的多晶硅去除量130
m/230
m/310
m的试验。通过器件的电性能参数比较,如当相邻单位元胞尺寸不断缩小后,尤其在设计栅极氧化膜较薄的器件时,在传统的TMOS工艺中,源区注入会穿透栅极侧壁影响器件性能。采用突起式结构可以有效地避免刻蚀工艺及源区注入对较短沟道器件的间接影响,消除了器件穿通的风险,保证了器件的稳定性能和可重复性。
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