．388608MHz，相位累加器N23bit，则：
2扫频信号部分DDS由于FPGA片内资源丰富，为保证足够的扫频精度，取参考时钟频率fclk为40MHz。通过控制频率控制字K的变化范围，完全可以满足DAC0800的速度要求。3．2相位测量相关计算由FPGA利用等精度法测得被测信号和基准时钟的频率分别为f0、fCP，对被测信号鉴相后，由得到的相位差脉冲宽度T控制计数器计数，其计数值设为M，则被测信号的相位差为：
f1相位测量误差计算若让计数器在1s内累计记数，则累计数：M1Mf0，式5改为
其测量误差△φ为：
2相位测量分辨率计算数字移相信号发生器频率范围为20Hz～20kHz，相位差测量范围为0359°，因此计数器时钟频率fclk至少为72MHz，取fCP100MHz，由于计数器分辨率为±1，对应最小相位分辨率f020kHz时：
4系统整体框图系统设计发挥FPGA稳定、可靠、可编程的特点，让FPGA实现尽可能多的功能，从而减少模拟部分的工作，使整个设计更加可靠。系统整体框图如图2所示。
5主要功能电路的设计
f51扫频信号输出部分双T网络扫频，用AD637测量输出信号电压有效值再换算为幅值，送至示波器显示。为保证DDS输出信号纯净，在其输出前加一级由LF356组成的低通滤波，截止频率为300KHZ。具体电路如图3所示。
5．2示波器显示部分系统除实现LCD显示外，还可借助示波器显示曲线。为分别显示幅频和相频特性曲线，用叠加直流电平的方法使两种曲线显示在示波器荧光屏适当位置示波器上方为幅频曲线，下方为相频曲线。根据需要，亦可独立显示某一种曲线。幅度、相位数据均取256bit，D／A转换采用DAC0800完成。图4为共电路图。
f5．3系统软件的设计软件设计由C和VerilogHDL语言编写完成，前者由单片机运行完成实时显示、键值读取、数据处理等系统的主控功能；后者写入FPGA完成键盘扫描。并在其中写入滤波模块对波形进行处理，DDS控制产生最终波形的显示并充当单片机与外围电路的桥梁。系统软件流程如图5所示。
f6结束语系统很好地完成对有源双T网络进行100Hz～100kHz频率范围内的幅频响应和相位响应特性的测试，频率稳定度达到106，并能在通用数字示波器上同时显示幅频和相频响应特性曲线。同时系统单片机的软件设计实现友好的人机交互界面，充分发挥了单片机智能化的特点。
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