模能力VHDl语言具有与具体硬件电路无关和与设计平台无关的优点主要的描述设计方法：
f1）自顶向下2）自底向上3）混合方法。综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库的信息，以及获得优化综合的约束条件。主要的约束条件有：设计规则时间约束面积约束通常我们要求时间约束的优先级高于面积约束。本图可能出简答题：
传统的电子设计方法主要采用手工设计，主要缺点：1）复杂电路的设计调试困难2）查找和修改错误不便3不易管理设计过程中的大量文档4设计实现过程与具体的生产工艺直接相关，可移植性差；5）只有设计出样机和‘生产出芯片才可以实测EDA技术的优点：1）采用硬件描述语言作为设计输入，具有保证设计过程中的正确性，可以降低设计成本，缩短设计周期。2）库的引入3）设计文档的管理4）强大的系统建模、电路仿真功能。5）具有自主知识产权6）开发技术的标准化
f6）开发技术的标准化，规范化和IP核的可重用性。设计语言的标准化，不会由于设计对象的不同而改变；EDA软件平台支持任何标准化的设计语言；设计成果的通用性，良好的可移植性和可测性。
7）适用于高效率大规模系统设计的自顶向下设计方案8）全方位利用计算机自动设计仿真和测试9）对于设计者的硬件知识和硬件经验要求较低10）与以CPU为主的电路系统相比较，EDA技术具有更好的高速性能。11）纯硬件系统的高可靠性17EDA设计流程
图形输入通常包括原理图输入、状态图输入和波形图输入三种常用方法。适配所选定的目标器件（FPGACPLD芯片）必须属于原综合器指定的目标器件系列。通常，EDA软件中的综合器可由专业的第三方EDA公司提供，而适配器则需由PPGACPLD供应商提供。因为适配器的适配对象直接与器件的结构细节相对应。时序仿真的仿真文件必须来自针对具体器件的综合器与适配器。功能仿真过程不涉及任何具体器件的硬件特性FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法是：（1）以乘积项结构方式构成逻辑行为的器件称为CPLD，如LATTICEISPLSI的系列、XILINX的XC9500系列、ALTERA的MAX7000S系列和LATTICE的MACH系列等。以查表法结构方式构成逻辑行为器件称为FPGA，XILINX的SPARTAN、ALTERA的FLEX10K、ACEXIK或CYCLONE系列等。EDA工具大致可以分为如下五个模块：设计输入编辑器。HDL综合器。仿真器。适配器（或布局布线器）。下载器。IP：知识产权核或者知识产权模块。IP分为软IP，固IP和硬IP软IP用VHDL等硬r