验方案设计
（1）一位二进制半加器的设计方案设A、B为半加器的输入，C、S为半加器的输出，其中S为本位和，C为进位，通过分析可知，当AB0时，CS0当A、B中有一个为1时，C0，S1当AB1时，C1S0据此写出逻辑表达式
使用logism做出一位二进制半加器的电路图，结果如图12所示。
图12一位二进制半加器（2）一位二进制全加器的设计方案
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f设A、B、为全加器的输入，S、为输出，其中，A、B和分别为被加数、
加数和来自低位的进位，输出S和为本位和和向高位的进位，据此可以列出全
加器的真值表如表11所示。
表11全加器真值表
A
B
Ci
S
Co
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
利用卡诺图化简并进行异或变换得到最简输出函数表达式为
使用logism做出一位二进制全加器的电路图，结果如图13所示。
图13一位二进制全加器
（3）串行进位的四位二进制并行加法器的设计方案串行进位的四位二进制并行加法器可以由四个一位二进制全加器级联构成，
其中高位的即为其相邻低位的，因此电路从最低位开始运算，得到本进位以及本位后进行次低位的运算，以此类推，直到运算到最高位。设输入
、
和分别为被加数、加数和来自低位的进位，输出
和为本位和和向高位的进位。
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f使用logism做出串行进位的四位二进制并行加法器的电路图，结果如图14所示。
图14串行进位的四位二进制并行加法器
（4）先行进位的四位二进制并行加法器的设计方案串行进位的并行加法器高位的运算需要低位的运算结果参与，因此运算速度较慢，需对其进行优化。由全加器的逻辑表达式可知第i位的进位输出函数及
本位和函数的表达式为
当第i位被加数Ai和Bi均为1时，有Ci1，定义
为进位产生函数。
当
1时，
入和中得到
，定义
为进位传递函数，将Pi和Ci代
因此4位二进制并行加法器各位的进位输出函数和输出函数表达式分别为：
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f使用logism作出先行进位的四位二进制并行加法器的电路图，结果如图15所示。
图15先行进位的四位二进制并行加法器（5）封装先行进位的四位二进制并行加法器电路对先行进位的四位二进制并行加法器进行封装，其中输入AA3A2A1A0、BB3B2B1B0和C0分别为被加数、加数和来自低位的进位，输出SS3S2S1S0和Co为本位和和向高位的进位。封装结果如图16所示
图16先行进位的四位二进制并行加法器封装图
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f接下来对该加法器进行测试，由于输入值r