或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求。（对功能）111IP核IP就是知识产权或知识产权模块的意思。IP的分类：IP分软IP、固IP和硬IP其中：软IP是用VerilogVHDL等硬件描述语言描述的功能模块，但是并不涉及用什么具体电路元件实现这些功能。固IP是完成了综合的功能模块。硬IP提供设计的最终阶段产品：掩膜。IP模块的优化设计，优化目标的“四最”：芯片的面积最小、运算速度最快、功率消耗最低、工艺容差最大。
第二章FGPACPLD结构原理
21概述PLD的发展历程（有印象）PLD器件从结构上可分为两大类：一类属于乘积项结构器件，其基本结构为“与或”阵列，大部分简单的PLD和CPLD都属于这个范畴；另一类是基本查找表结构的器件，有简单的查找表组成可编程门，在构成阵列形式，FPGA属于此类器件。P28图2323CPLD的结构及其工作原理全称：可编程逻辑器件PLD、24FPGA的结构及其工作原理现场可编程门阵列GAL、CPLD都是基于乘积项的可编程结构，即可编程的与阵列和固定的或阵列组成。FPGA使用另一种可编程逻辑的形成方法，即可编的查找表。
第三章VHDL初步设计
31组合电路的VHDL描述
3112选1多路选择器及其VHDL描述12实体名是标识符，可以用英文开头，如：ASSER8B等，不能用数字或中文定义实体名，也不应用与EDA软件工具库中已定义好的原件名作为实体名，如or2、latch等，且不能用数字起头的实体名，如74LS160。
4端口模式（1）IN：输入端口。
f（2）OUT：输出端口。（3）INOUT：双向端口。（4）BUFFER：缓冲端口。
7赋值符号和数据比较符号表达式ya表示输入端口a的数据向输入端口y传输，或解释为信号a向信号y赋值。VHDL要求赋值符“”两边的信号的数据类型必须一致。
12文件取名和存盘QuartusII建议程序的文件名尽量与改程序的模块名一致，而VHDL存盘的文件名与此文件程序的模块名的大小写不必一致。
3122选1多路选择器及其VHDL描述2STD_LOGIC所定义的九种数据的含义是：‘U’表示未初始化的；‘X’表示强未知的；‘0’表示强逻辑0；‘1’表示逻辑1；‘Z’表示高阻态；‘W’表示弱未知的；‘L’表示弱逻辑0；‘H’表示弱逻辑1；‘’表示忽略。
3132选1多路选择器及其VHDL描述3P711条件语句PROCESS旁的（a，b，s）成为进程的敏感信号表，通常要求将进程中所有的信号都放在敏感信号列表中。
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