S138为3线-8线译码器,共有54LS138和74LS138两种线路结构型式。
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f工作原理1当一个选通端(E1)为高电平,另两个选通端(E2和E3)为低电平时,可将地址端(A0、A1、A2)的二进制编码在Y0至Y7对应的输出端以低电平译出。比如:A2A1A0110时,则Y6输出端输出低电平信号。2利用E1、E2和E3可级联扩展成24线译码器;若外接一个反相器还可级联扩展成32线译码器。3若将选通端中的一个作为数据输入端时,74LS138还可作数据分配器。4可用在8086的译码电路中,扩展内存。引脚功能如图
图212A0A2:地址输入端STA(E1):选通端STB(E2)、STC(E3):选通端(低电平有效)Y0Y7:输出端(低电平有效)VCC:电源正GND:地真值表如表
输入
输出
STSTSTA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7
A
B
C
×
H
×
×
×
×
H
H
H
H
H
H
H
H
×
×
H
×
×
×
H
H
H
H
H
H
H
H
L
×
×
×
×
×
H
H
H
H
H
H
H
H
926
fH
L
L
L
L
L
L
H
H
H
H
H
H
H
H
L
L
L
L
H
H
L
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L
L
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L
L
H
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L
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L
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L
L
H
L
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H
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H
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L
H
H
H
L
L
H
H
L
H
H
H
H
H
H
L
H
H
L
L
H
H
H
H
H
H
H
H
H
H
L
表12
21374LS192
具有清除和置数等功能,其引脚排列及逻辑符号如图6所示。其中PL为置
数端,CPu为加计数端,CPd为减计数端,TCu为非同步进位输出端,TCd为非同
步借位输出端,P0、P1、P2、P3为计数器输入端,MR为清除端,Q0、Q1、Q2、
Q3为数据输出端。
图21374LS192的引脚图及逻辑符号74LS192是双时钟方式的十进制可逆计数器。CPU为加计数时钟输入端,CPD为减计数时钟输入端。LD为预置输入控制端,异步预置。CR为复位输入端,高电平有效,异步清除。CO为进位输出:1001状态后负脉冲输出BO为借位输出:0000状态后负脉冲输出。其功能表如下:
1026
f输入MR
输出P3P2P1P0Q3Q2Q1Q0
1×000101
×
×
××××0000
×
×
dcbadcba
1
××××
加计数
1
××××
减计数
表21374LS192的功能表
21474LS153所谓双4选1数据选择器就是在一块集成芯片上有两个4选1数据选择器。
其引脚排列及逻辑符号如下所示:
图214
1126
f1G、2G为两个独立的使能端;B、A为公用的地址输入端;1C0~1C3和
2C0~2C3分别为两个4选1数据选择器的数据输入端;Y1、Y2为两个输出端。
1当使能端1G(2G)=1时,多路开关被禁止,无输出,Y=0。
2当使能端1G(2G)=0时,多路开关正常工作,根据地址码B、A的状
态,将相应的数据C0~C3送到输出端Y。
BA=00则r