，且两个移位寄存器中的内容都向右移动一位。全加器输出为：S
＝A1＋B1十C0＝S1，C
＝C1。
图3串行累加器结构框图
在第二个脉冲到来后，两个移位寄存器的内容又右移一位，S1存入累加和移位寄存器的最高位，原先存入的S0进入次高位，C1存入进位触发器Q端，全加器输出为：S
＝A2B2C1C
＝C2。
f如此顺序进行，到第N1个CP时钟脉冲后，不仅原先存入两个移位寄存器中的数已被全部移出，且A、B两个数相加的和及最后的进位C
1也被全部存入累加和移位寄存器中。若需要继续累加，则加数移位寄存器中需再一次存入新的加数。
中规模集成移位寄存器，其位数往往以4位居多，当需要的位数多于4位时，可把几块移位寄存器用级联的方法来扩展位数。
三、实验设备及器件
1、数字电路实验箱3、万用表
2、双踪示波器4、74LS194（CC40194）×1
四、实验内容
1．测试74LS194（或CC40194）的逻辑功能
按图4接线，即CR、S1、S0、SL、SR、D3、D2、D1、D0分别接至逻辑开关的输
出插口；Q3、Q2、Q1、Q0接至LED逻辑电平显示输入插口。CP端接（正或负）单次脉冲源输出插口。按表9－9－2所规定的输入状态，逐项进行测试。
图4741S194逻辑功能测试
（1）清除：令CR＝0，其它输入均为任意态，这时寄存器输出Q3、Q2、Q1、Q0均为0。清除后，置CR＝l。
（2）送数：令CR＝S1＝S0＝1，送入任意4位二进制数，如D3D2D1D0＝abcd，加
CP脉冲，观察CP＝0、CP由0→1、CP由l→0三种情况下寄存器输出状态的变化，观察寄存器输出状态变化是否发生在CP脉冲的上升沿。
f（3）右移：清零后，令CR＝l，S10，S0＝l，由右移输入端SR送入二进制数码如
0100由CP端连续加4个脉冲，观察输出情况，记录之。
（4）左移：先清零或预置，再令CR＝l，S11，S0＝0，由左移输入SL送入二进制
数码如1111，连续加四个CP脉冲，观察输出端情况，记录之表2
（5）保持：寄存器预置任意4位二进制数码abcd，令CR＝l，S1S0＝0，加CP脉冲，
观察寄存器输出状态，记录之。2循环移位将实验内容1接线参照图2进行改接。用并行送数法预置寄存器为某二进制数码（如
0100），然后进行右移循环，观察寄存器输出端状态的变化，记入表3中。表3
f3．累加运算不必做
按图3连接实验电路。CR、S1、S0接逻辑开关输出插口，CP接单次脉冲源（正脉
冲）由于逻辑开关的数量有限，两寄存器并行输入端D3D2D1D0根据实验设备现有条件进行接线。两寄存器的输出端接至LED逻辑电平显示输入插口。
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