基于FPGA的VerilogHDL数字钟设计
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一、实验目的
1掌握可编程逻辑器件的应用开发技术设计输入、编译、仿真和器件编程；2熟悉一种EDA软件使用；3掌握Verilog设计方法；4掌握分模块分层次的设计方法；5用Verilog完成一个多功能数字钟设计6学会FPGA的仿真。
二、实验要求
功能要求：利用实验板设计实现一个能显示时分秒的多功能电子钟，基本功能：1准确计时，以数字形式显示时、分、秒，可通过按键选择当前显示时间范围模式；2计时时间范围000000－2359593可实现校正时间功能；4可通过实现时钟复位功能：000000扩展功能：5定时报：时间自定不要求改变，闹1分钟1kHz利用板上LED或外接电路实现。6仿广播电台正点报时：XX5951535557500Hz591kHz用板上LED或外接7报整点时数：XX00005XX51kHz，自动、手动用板上LED或外接8手动输入校时；9手动输入定时闹钟；10万年历；11其他扩展功能；
设计步骤与要求：1计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。2在Xili
xISE131软件中，利用层次化方法，设计实现模一百计数及显示的电路系统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。3对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的基础上尽快得出仿真结果）。4输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需bit文件。5在Basys2实验板上下载所生成的bit文件，观察验证所设计的电路功能。
f三、实验设计
功能说明：实现时钟，时间校时，闹铃定时，秒表计时等功能
1时钟功能：完成分钟小时的正确计数并显示；秒的显示用LED灯的闪烁做指示；时钟利用4位数码管显示时分；
2闹钟定时：实现定时提醒及定时报时，利用LED灯代替扬声器发出报时声音；3时钟校时：当认为时钟不准确时，可以分别对分钟和小时位的值进行调整；4秒表功能：利用4个数码管完成秒表显示：可以实现清零、暂停并记录时间等功能。
秒表利用4位数码管计数；
方案说明：本次设计由时钟模块和译码模块组成。时钟模块中50MHz的系统时钟clk分频产生一个1Hz的使能控制信号e
able，并以此产生1s的脉冲seco
d_e
以实现每秒计时，控制各个模式下的计数显示。由模式控制信号选择当前数码管显示哪个状态：
mode00，时钟常规显示状态，mode01，闹铃定时状态，mode10，时钟校时状态，mode11，秒表计时状态；时钟：利用cou
t，smi
0，smi
1，shour0，shour1的计数来实现，具体情况见r