频率方法来降低时钟功耗不可行，因为降低时钟频率会降低系统的性能，而且处理器完成工作任务的总功耗还是不变的。但是根据系统实时运行的情况，总是存在处于空闲状态的单元模块和冗余信号，它们在某一特定时段的内部操作和输出对系统的状态不会造成影响，可以利用门控时钟来切断这一部分时钟网络，从而达到节省功耗的目的。5、充分利用节电工作方式：现在厂家生产的许多器件都有低功耗的节电方式，如单片机闲置、掉电工作方式，存储器的维持共作方式，ADC、DAC的节能工作方式，DCDC器件的停机工作方式等。这些器件具有节电工作方式本身就说明他们在正常工作方式时需要消耗较大的电能，因此设计是充分利用其节电方式往往能达到显著的节电效果。另外，合理处理器件的空余引脚也是非常重要的。大多数数字电路输出端在输出低电平的时候功耗远大于输出高电平的时候的功耗，设计是应该注意控制低电平的输出时间，闲置时使其处于高电平的输出状态。6、实行电源管理目前大部分的传感器本身还没有低功耗模式，而这些器件往往是用电大户。这种情况下，可以对电路进行模块设计，工作时对大功耗器件实施间断供电，即设置电源开关电路，并通过软件或定时电路控制开关，是大功耗模块电路在需要工作的时候加电，其余时间则处于断电状态。这是最有效的节电方式。
f二、集成电路的功耗分析
CMOS逻辑电路有许多优点，成为了现在最通用的大规模集成电路技术。CMOS电路具有以下优点：集成度高，功耗低，输入电流小，连接方便和具有比例性。目前，在嵌入式硬件设计中，无论是微处理器，还是外围电路中，都在使用CMOS逻辑电路。COMS的电路可以分为确定性功耗与非确定性功耗。确定性功耗包括以下内容：静态漏电功耗，内部短路功耗和动态功耗。非确定性功耗主要是由于环境引起的。
1静态漏电功耗静态漏电功耗
静态漏电是在二极管在反向加电时，晶体管内出现的漏电现象。在MOS管中，主要指的是从衬底的注入效应和亚门限效应。这些与工艺有关，而且漏电所造成的功耗很小。但是随着芯片面积的缩小，静态功耗所占的比重也在扩大，所以它也是设计必须考虑的一个重要因素之一。一种比较好的方法是采用自适应衬底偏置电压的DVS方法。
2内部短路功耗内部短路功耗
CMOS电路中，如果条件Vt
Vi
VddVtp（其中Vt
是NMOS的门限电压，Vtp是PMOS的门限电压）成立，这时在Vdd到地之间的NMOS和PMOS就会同时打开，产生短路电流。在门的输入端上升或者下降的时间比其输出端的上r