脚锁定，在EDA实验箱进行硬件验证。硬件验证要实现选择一
1
f个开关信号后，每按一个时钟信号，显示管的输出变化与软件仿真相对应。
2系统功能描述
智能函数发生器，简而言之，就是通过简单的按键选择，就可以输出各种想要的波形。具体到本设计中，就是通过选择不同的sel值，可以实现不同的波形输出。本设计采用顶层原理图设计方法，首先用文本输入法设计了六个波形模块（可以根据需要增添模块），分别为递增、递减、三角波、梯形、正弦波、方波模块，和一个选择模块。然后进行原理图设计，将各波形模块与选择模块相应的引脚连接，完成智能函数发生器的设计。
3系统总体设计31总体设计描述
整体设计包括7个模块，采用文本设计法，用VHDL语言分别描述出六个波形模块和一个选择模块，然后用顶层原理图设计法讲七个模块相应连结，使其在不同的选择下输出相应的波形。
32总体设计原理框图
总体设计原理图框图如下：递增模块递减模块
选输择信模号块出
三角波模块阶梯波模块正弦波模块方波模块
2
f图1总体设计原理框图
4系统详细设计
系统详细设计主要介绍每个模块的VHDL的具体描述程序，详细说明每个模块的描述语句的功能以及最终创建元件符号的过程，以及顶层原理图的分析和具体原理图。
41文本设计各个模块411递增模块
递增模块是用VHDL程序描述的递增函数，它的实体部分部分说明三个端口，其中两个输入端口时钟信号clk、复位信号rst和一个输出端口q。结构体部分定义一个8位二进制变量，然后使用进程语句，设定敏感信号clk和rst，通过设计一个中间变量从00000000到11111111的递增赋值给输出信号q，编译无误后，即额可以创建递增元件符号。程序分析如下：（1）每个程序开头部分是库及库函数使用说明，具体如下：libraryieee库使用说明useieeestd_logic_1164all库函数使用说明useieeestd_logic_u
sig
edall无符号库函数，包含重载操作符的使用程序的开头部分都基本相同，后面的程序就不再一一解释。（2）实体部分，是每个程序必不可少的，主要是说明元件的端口部分，具体如下：e
tityicrsisportclkrsti
std_logic时钟信号输入端口和复位信号输入端口qoutstd_logic_vector7dow
to08位二进制输出端口e
dicrs实体部分定义主要是根据所设计元件符号的端口不同而定。（3）结构体部分，也是程序必不可少的一部分，主要描述元件所完成的功能，递增程序主要是完成复位功能和在时钟沿到来的时候递增即加1，一般程序
3
f含时钟信号则采用进程语句，具r