3D封装技术解决芯片封装日益缩小的挑战
3D封装技术解决芯片封装日益缩小的挑战单个封装中能包含多少内容？随着消费电子设计降低到45纳米甚至32纳米节点，为了在封装之内硬塞进更多功能，芯片制造商被推到了极限，此外，我们不能忘记更加棘手的互连问题。合理的方法是采用Z方向封装，或者说3D芯片封装。同时，芯片制造商试图采用先进的、经验证可靠的引线键合技术来满足消费者需求，同时瞄准采用硅通孔throughsilico
via，TSV技术的倒装焊接和晶圆键合。
7EQ1B
许多公司都在寻求密度更高的3D芯片封装。Amkor、IBM、IMEC、I
tel、Qimo
daAG、Samsu
gSTATSChipPAC、Tessera、德州仪器、Tezzaro
、Xa
optix、Ziptro
ix以及ZyCube都在研究3D芯片封装。有些公司还在尝试TSV技术3D芯片。例如，先进半导体组装和测试服务提供商Amkor技术公司，以及位于比利时的非赢利性的纳米电子和纳米技术研究中心IMEC，达成了一个为期两年的合作协议，开发成本效益高的3D集成技术，此技术将基于晶圆级处理技术。市场研究公司YoléDévelopme
t预测许多2D和3D技术将依所需要的封装密度而共存。该公司同时预计TSV技术将主宰未来的高密度封装。据该公司称，TSV技术首先将会用于封装存储器，紧接着会增加逻辑器件，然后是采用ASIC和片上系统SoC芯片形式的控制器件。
9mFC0aIT

随着芯片、晶圆和封装水平的提高，层叠技术继续受到欢迎。两种最热门的封装趋势是叠层封PoP和多芯片封装MCP方法。低产率芯片似乎倾向于PoP，而高密度和高性能的芯片则倾向于MCP。另一个扩展方面是以系统级封装SiP技术为主，其中逻辑器件和存储器件都以各自的工艺制造，然后在一个SiP封装内结合在一起。存储器技术很可能是首个在生产基础上完全使用TSV的技术。三星电子有限公司已经制造出采用晶圆级封装WSPTSV的全DRAM叠层式存储器封装，位于铝衬底内以避免因重新分层造成性能下降。晶圆级处理的叠层式封装包括用于2G位高密度存储器的4个512M位双倍速率DDR2DRAM芯片。这些DRAM堆叠起来，与TSV互联，构成4G字节双列直插式存储器模块DIMM。
8S0mB2PJ
与引线键合技术相比，这种专利技术可形成激光切割的微米级的孔，与硅基底垂直，将存储器电路直接与铜填充材料相连。一种专利晶圆薄化技术有助于消除薄型封装内弯曲的芯片。同时，Tezzaro
公司推出的FaStack晶圆叠层技术，使WSP甚至得到更进一步的发展，此技术可以实现在一个薄的3D封装内将传感器、信号调理、存储器以及处理器芯片叠层放置r